高速DDR3 I/O單元關(guān)鍵電路設(shè)計
發(fā)布時間:2021-06-05 08:02
隨著處理器性能的迅速發(fā)展,對接口電路的要求也越來越高。DDR3是目前廣泛使用的一種高速接口技術(shù),DDR3 IO是實現(xiàn)高速傳輸?shù)年P(guān)鍵技術(shù)。DDR3 IO設(shè)計面臨的主要挑戰(zhàn)有:隨著接口電壓的降低,設(shè)計對驅(qū)動能力提出了更高的要求;由于輸出信號頻率的提高,信號通過板級傳輸線容易在終端形成反射;柵氧的厚度越來越薄,對ESD防護(hù)電路提出了更高的要求等。本文針對上述問題,對DDR3IO單元關(guān)鍵電路進(jìn)行研究,主要工作包括:(1)為了實現(xiàn)IO接口電路的高性能設(shè)計,發(fā)送器采用具有大尺寸MOS管驅(qū)動的片內(nèi)ODT電路設(shè)計,使輸出信號產(chǎn)生大的輸出電流,以驅(qū)動長傳輸線大電容負(fù)載。為了提高傳輸信號讀出速度,接收器采用兩級運算放大器做比較讀出電路,以快速精確比較放大輸出信號。通過收發(fā)器片內(nèi)ODT電路和兩級運放電路的設(shè)計與優(yōu)化,使IO接口電路的數(shù)據(jù)率達(dá)到2133Mbps,滿足JEDEC的設(shè)計規(guī)范和設(shè)計要求。(2)為了提高IO接口電路的信號完整性,采用合適的拓?fù)浣Y(jié)構(gòu)來減少或防止傳輸線反射,數(shù)據(jù)信號通過串聯(lián)端接拓?fù)浣Y(jié)構(gòu)來改善傳輸線反射,其他控制和地址信號采用并聯(lián)端接拓?fù)浣Y(jié)構(gòu)來減小傳輸線反射。采用片外OCT校準(zhǔn)單元來校準(zhǔn)片內(nèi)...
【文章來源】:國防科技大學(xué)湖南省 211工程院校 985工程院校
【文章頁數(shù)】:73 頁
【學(xué)位級別】:碩士
【部分圖文】:
DDR接口電路
ODT校準(zhǔn)結(jié)構(gòu)
管柵極和 N 阱電位控制,從而克服了通過 IO 電路耐 5V 時的漏電流及柵氧可問題[14]。ER Worley 發(fā)表一篇名為《分內(nèi)部電源域間信號布式柵極 ESD 網(wǎng)絡(luò)》的文章[15],通過對不同電源域和接收邏輯氧化物 ESD 靈敏度的研究,表明接收柵氧化物上的 ESD 應(yīng)力可以分布在幾個變極器中,而且還允許在 CDMBM 測試域之間進(jìn)行大電壓降的接口衰減網(wǎng)絡(luò)設(shè)計。1.3 課題研究內(nèi)容本課題針對核高基“抗核加固多核 DSP 器件”項目需求,研究 DDR3 IO 單鍵電路設(shè)計。主要研究內(nèi)容如圖 1.3 所示,包括 DDR3 I/O 輸入輸出單元、校生單元和 ESD 保護(hù)單元。片外校準(zhǔn)控制器通過取樣校準(zhǔn)產(chǎn)生單元的校準(zhǔn)比較結(jié)果 RCAL、PCAL、NCAL,控制校準(zhǔn)單元產(chǎn)生端接 PVT 校準(zhǔn)編程信PVT<4:0>、NPVT<5:0>、PPVT<5:0>,從而實現(xiàn)不同 PVT 條件下阻抗匹配。E護(hù)單元主要是保護(hù)輸入輸出單元PAD信號。通過本課題的研究,將突破DDR3路設(shè)計的關(guān)鍵技術(shù)問題,為后續(xù) DDR4、DDR5 等其他高速 IO 電路的設(shè)計奠術(shù)基礎(chǔ)。
【參考文獻(xiàn)】:
期刊論文
[1]基于SMIC40LL工藝的DDR物理層IP設(shè)計[J]. 戴頡,張浩,杜麗,王強,孔亮. 中國集成電路. 2013(08)
碩士論文
[1]基于FPGA的DDR3 SDRAM控制器設(shè)計[D]. 董岱岳.山東大學(xué) 2015
[2]DDR3存儲控制器的設(shè)計與實現(xiàn)[D]. 彭陳.國防科學(xué)技術(shù)大學(xué) 2014
[3]DDR3高速并行總線的信號與電源完整性分析[D]. 趙建凱.內(nèi)蒙古大學(xué) 2013
[4]DDR3存儲器接口電路的設(shè)計與實現(xiàn)[D]. 郭振業(yè).復(fù)旦大學(xué) 2012
[5]集成電路典型工藝下I/O電路及片上ESD防護(hù)設(shè)計研究[D]. 李明亮.浙江大學(xué) 2011
[6]DDR SDRAM物理層的SSTL接口電路設(shè)計[D]. 張海良.哈爾濱工業(yè)大學(xué) 2010
[7]應(yīng)用于流水線ADC中的全差分運算放大器[D]. 廖旺.電子科技大學(xué) 2010
本文編號:3211773
【文章來源】:國防科技大學(xué)湖南省 211工程院校 985工程院校
【文章頁數(shù)】:73 頁
【學(xué)位級別】:碩士
【部分圖文】:
DDR接口電路
ODT校準(zhǔn)結(jié)構(gòu)
管柵極和 N 阱電位控制,從而克服了通過 IO 電路耐 5V 時的漏電流及柵氧可問題[14]。ER Worley 發(fā)表一篇名為《分內(nèi)部電源域間信號布式柵極 ESD 網(wǎng)絡(luò)》的文章[15],通過對不同電源域和接收邏輯氧化物 ESD 靈敏度的研究,表明接收柵氧化物上的 ESD 應(yīng)力可以分布在幾個變極器中,而且還允許在 CDMBM 測試域之間進(jìn)行大電壓降的接口衰減網(wǎng)絡(luò)設(shè)計。1.3 課題研究內(nèi)容本課題針對核高基“抗核加固多核 DSP 器件”項目需求,研究 DDR3 IO 單鍵電路設(shè)計。主要研究內(nèi)容如圖 1.3 所示,包括 DDR3 I/O 輸入輸出單元、校生單元和 ESD 保護(hù)單元。片外校準(zhǔn)控制器通過取樣校準(zhǔn)產(chǎn)生單元的校準(zhǔn)比較結(jié)果 RCAL、PCAL、NCAL,控制校準(zhǔn)單元產(chǎn)生端接 PVT 校準(zhǔn)編程信PVT<4:0>、NPVT<5:0>、PPVT<5:0>,從而實現(xiàn)不同 PVT 條件下阻抗匹配。E護(hù)單元主要是保護(hù)輸入輸出單元PAD信號。通過本課題的研究,將突破DDR3路設(shè)計的關(guān)鍵技術(shù)問題,為后續(xù) DDR4、DDR5 等其他高速 IO 電路的設(shè)計奠術(shù)基礎(chǔ)。
【參考文獻(xiàn)】:
期刊論文
[1]基于SMIC40LL工藝的DDR物理層IP設(shè)計[J]. 戴頡,張浩,杜麗,王強,孔亮. 中國集成電路. 2013(08)
碩士論文
[1]基于FPGA的DDR3 SDRAM控制器設(shè)計[D]. 董岱岳.山東大學(xué) 2015
[2]DDR3存儲控制器的設(shè)計與實現(xiàn)[D]. 彭陳.國防科學(xué)技術(shù)大學(xué) 2014
[3]DDR3高速并行總線的信號與電源完整性分析[D]. 趙建凱.內(nèi)蒙古大學(xué) 2013
[4]DDR3存儲器接口電路的設(shè)計與實現(xiàn)[D]. 郭振業(yè).復(fù)旦大學(xué) 2012
[5]集成電路典型工藝下I/O電路及片上ESD防護(hù)設(shè)計研究[D]. 李明亮.浙江大學(xué) 2011
[6]DDR SDRAM物理層的SSTL接口電路設(shè)計[D]. 張海良.哈爾濱工業(yè)大學(xué) 2010
[7]應(yīng)用于流水線ADC中的全差分運算放大器[D]. 廖旺.電子科技大學(xué) 2010
本文編號:3211773
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