隨著處理器逐步采用納米級(jí)制造工藝,在處理器性能得到大幅提高的同時(shí),由于集成電路特征尺寸的減小、電源電壓的降低和頻率的升高,使得處理器對(duì)于串?dāng)_、電壓擾動(dòng)、電磁干擾以及輻射等各種噪聲干擾變得更加敏感,并可能引發(fā)錯(cuò)誤的操作,處理器的可靠性成為一個(gè)日益嚴(yán)峻的課題。另一方面,對(duì)于航天等特殊應(yīng)用場(chǎng)合,由于宇宙射線和高能粒子的輻照作用,使得處理器內(nèi)部電路產(chǎn)生各種單粒子效應(yīng),并可能引起嚴(yán)重的事故,因此也對(duì)處理器可靠性提出了更高的要求。本文以龍芯1號(hào)處理器為研究原型,以瞬態(tài)故障引起的軟錯(cuò)誤為主要研究對(duì)象,通過故障行為分析,結(jié)合具體的處理器結(jié)構(gòu)設(shè)計(jì),從體系結(jié)構(gòu)級(jí)探討了納米級(jí)制造工藝下與高可靠應(yīng)用場(chǎng)合下處理器的可靠性設(shè)計(jì)方法,本文研究工作的主要?jiǎng)?chuàng)新點(diǎn)與貢獻(xiàn)如下:1.提出一種連續(xù)快速的處理器仿真故障注入技術(shù),通過同時(shí)運(yùn)行兩個(gè)處理器可綜合RTL模型,在較短時(shí)間內(nèi)對(duì)龍芯1號(hào)處理器快速注入了大約30萬個(gè)軟錯(cuò)誤,保證了分析結(jié)果具有較好的統(tǒng)計(jì)意義,可以有效指導(dǎo)后續(xù)的可靠性設(shè)計(jì)。2.提出一種基于軟錯(cuò)誤敏感性分析的體系結(jié)構(gòu)級(jí)低開銷容錯(cuò)觸發(fā)器設(shè)計(jì)技術(shù),只對(duì)龍芯1號(hào)處理器中軟錯(cuò)誤敏感性高于3%的觸發(fā)器采用容錯(cuò)觸發(fā)器,節(jié)省了81... 

【文章來源】：中國(guó)科學(xué)院大學(xué)(中國(guó)科學(xué)院計(jì)算技術(shù)研究所)北京市

【文章頁數(shù)】：124 頁

【學(xué)位級(jí)別】：博士

【文章目錄】：
摘要
目錄
圖目錄
表目錄
第一章 緒論
    1.1 研究背景
        1.1.1 開展處理器可靠性研究的必要性
        1.1.2 處理器發(fā)生軟錯(cuò)誤的主要原因
        1.1.3 冗余技術(shù)分類
        1.1.4 可靠性衡量指標(biāo)
    1.2 研究現(xiàn)狀
        1.2.1 在FPGA上實(shí)現(xiàn)可重構(gòu)容錯(cuò)處理器
        1.2.2 單芯片處理器的容錯(cuò)與可靠性研究
        1.2.3 容錯(cuò)處理器陣列的可靠性研究
        1.2.4 計(jì)算機(jī)系統(tǒng)的可靠性研究
        1.2.5 工業(yè)界研發(fā)現(xiàn)狀
    1.3 處理器可靠性設(shè)計(jì)的主要技術(shù)
        1.3.1 從工藝的角度
        1.3.2 從電路設(shè)計(jì)的角度
        1.3.3 從微結(jié)構(gòu)設(shè)計(jì)的角度
        1.3.4 從軟件設(shè)計(jì)的角度
    1.4 本文的研究目標(biāo)與研究方法
    1.5 本文的主要貢獻(xiàn)
    1.6 本文的組織結(jié)構(gòu)
第二章 連續(xù)快速的處理器仿真故障注入技術(shù)
    2.1 引言
    2.2 處理器故障注入常用方法
        2.2.1 硬件故障注入方法
        2.2.2 軟件故障注入方法
        2.2.3 仿真故障注入方法
        2.2.4 混合故障注入方法
        2.2.5 電路模擬故障注入方法
    2.3 處理器故障模型
    2.4 龍芯1號(hào)處理器的故障注入方法
        2.4.1 仿真故障注入平臺(tái)
        2.4.2 故障注入點(diǎn)
        2.4.3 軟錯(cuò)誤注入過程
        2.4.4 故障注入運(yùn)行效果
    2.5 小結(jié)
第三章 龍芯1號(hào)處理器的軟錯(cuò)誤敏感性分析
    3.1 引言
    3.2 龍芯1號(hào)處理器軟錯(cuò)誤敏感性分析
        3.2.1 取指與譯碼部件
        3.2.2 操作隊(duì)列
        3.2.3 通用寄存器與浮點(diǎn)寄存器
        3.2.4 定點(diǎn)算術(shù)邏輯運(yùn)算單元ALU與定點(diǎn)乘法器MUL
        3.2.5 浮點(diǎn)算術(shù)邏輯運(yùn)算單元FALU與浮點(diǎn)乘法器FMUL
        3.2.6 地址運(yùn)算部件
        3.2.7 TLB部件
        3.2.8 Cache部件
        3.2.9 時(shí)鐘域轉(zhuǎn)換部件與接口部件
        3.2.10 軟錯(cuò)誤敏感性分析小結(jié)
    3.3 小結(jié)
第四章 體系結(jié)構(gòu)級(jí)低開銷容錯(cuò)觸發(fā)器設(shè)計(jì)技術(shù)
    4.1 引言
    4.2 容錯(cuò)觸發(fā)器單元設(shè)計(jì)
        4.2.1 晶體管級(jí)容錯(cuò)觸發(fā)器
        4.2.2 門級(jí)容錯(cuò)觸發(fā)器
    4.3 基于軟錯(cuò)誤敏感性分析的體系結(jié)構(gòu)級(jí)低開銷容錯(cuò)觸發(fā)器設(shè)計(jì)技術(shù)
    4.4 小結(jié)
第五章 處理器片內(nèi)存儲(chǔ)器的可靠性設(shè)計(jì)技術(shù)
    5.1 引言
    5.2 片內(nèi)存儲(chǔ)器的常用可靠性設(shè)計(jì)技術(shù)
        5.2.1 編碼檢錯(cuò)糾錯(cuò)技術(shù)
        5.2.2 冗余行列與內(nèi)建自修復(fù)技術(shù)
        5.2.3 空閑單元關(guān)閉技術(shù)
        5.2.4 dirty數(shù)據(jù)塊提前寫回技術(shù)
        5.2.5 故障隔離技術(shù)
        5.2.6 高可靠存儲(chǔ)單元電路與版圖設(shè)計(jì)技術(shù)
    5.3 利用局部性減少處理器片內(nèi)存儲(chǔ)器的訪問次數(shù)
        5.3.1 訪存部件結(jié)構(gòu)分析
        5.3.2 TLB部件初始設(shè)計(jì)結(jié)構(gòu)分析
        5.3.3 Cache部件初始設(shè)計(jì)結(jié)構(gòu)分析
        5.3.4 根據(jù)虛擬地址歷史記錄同時(shí)減少TLB和Cache對(duì)片內(nèi)存儲(chǔ)器的訪問次數(shù)
        5.3.5 關(guān)鍵路徑分析
        5.3.6 功耗降低情況分析
    5.4 類write-through更新算法
        5.4.1 Cache更新算法
        5.4.2 write-through更新算法與write-buffer
        5.4.3 類write-through更新算法
        5.4.4 進(jìn)一步的編碼保護(hù)
    5.5 小結(jié)
第六章 靜態(tài)檢測(cè)流水線與選擇性重復(fù)執(zhí)行技術(shù)
    6.1 引言
    6.2 常用體系結(jié)構(gòu)級(jí)冗余設(shè)計(jì)技術(shù)
        6.2.1 時(shí)間冗余技術(shù)
        6.2.2 硬件冗余技術(shù)
    6.3 靜態(tài)檢測(cè)流水線與選擇性重復(fù)執(zhí)行技術(shù)
        6.3.1 龍芯1號(hào)處理器的指令執(zhí)行分布情況和面積分布情況
        6.3.2 靜態(tài)檢測(cè)流水線技術(shù)
        6.3.3 選擇性重復(fù)執(zhí)行技術(shù)
        6.3.4 驗(yàn)證環(huán)境
    6.4 小結(jié)
第七章 精確流水線超時(shí)恢復(fù)技術(shù)
    7.1 引言
    7.2 常用流水線超時(shí)恢復(fù)技術(shù)
    7.3 精確流水線超時(shí)恢復(fù)技術(shù)
        7.3.1 流水線超時(shí)軟錯(cuò)誤敏感性分析
        7.3.2 結(jié)果總線增加操作碼比較
        7.3.3 產(chǎn)生超時(shí)例外重新取指執(zhí)行指令
        7.3.4 超時(shí)錯(cuò)誤敏感觸發(fā)器超時(shí)重置
        7.3.5 三模冗余與ECC校驗(yàn)
        7.3.6 性能面積開銷
    7.4 小結(jié)
第八章 結(jié)束語
    8.1 引言
    8.2 本文的主要貢獻(xiàn)
    8.3 進(jìn)一步的研究工作
參考文獻(xiàn)
致謝
作者簡(jiǎn)歷


【參考文獻(xiàn)】：
期刊論文
[1]嵌入式處理器TLB設(shè)計(jì)方法研究[J]. 范東睿,黃海林,唐志敏.  計(jì)算機(jī)學(xué)報(bào). 2006(01)
[2]龍芯1號(hào)處理器結(jié)構(gòu)設(shè)計(jì)[J]. 胡偉武,唐志敏.  計(jì)算機(jī)學(xué)報(bào). 2003(04)



本文編號(hào)：3202142