本論文針對高采樣率、高分辨率的示波器采集系統(tǒng)下,高速高精度采樣數(shù)據(jù)大容量存儲與處理系統(tǒng)進行研究與設計。在本項目中,示波器設計指標為:雙通道20GSPS或四通道10GSPS實時采樣率、10bit垂直分辨率、1Gpts存儲深度,分段存儲最大存儲幅數(shù)65536幅。本文的具體研究內(nèi)容主要有:一、對超高速并行采集系統(tǒng)的硬件架構(gòu)以及采集原理進行研究分析,根據(jù)采集系統(tǒng)輸出數(shù)據(jù)吞吐量,計算存儲系統(tǒng)需求的吞吐量,并對存儲系統(tǒng)整體架構(gòu)進行了設計。設計了包含8條同步動態(tài)隨機存儲器（SDRAM）內(nèi)存條和8片SDRAM存儲顆粒的存儲架構(gòu),以此對超高速并行采集系統(tǒng)下的高速高精度采樣數(shù)據(jù)進行大容量存儲設計。二、在設計的存儲框架下,對單個模-數(shù)轉(zhuǎn)換器（ADC）高精度采樣數(shù)據(jù)存儲的邏輯實現(xiàn)進行設計。將一條SDRAM內(nèi)存條與一片SDRAM存儲顆粒并行存儲,提高存儲系統(tǒng)對單個ADC采樣數(shù)據(jù)的接收能力,以此實現(xiàn)存儲系統(tǒng)對單個ADC高精度采樣數(shù)據(jù)進行完整性存儲。三、在設計的存儲框架下,對多個ADC采樣數(shù)據(jù)存儲同步的邏輯實現(xiàn)進行設計。包括對多個ADC采樣數(shù)據(jù)在多存儲器間同步存儲設計,多ADC采樣數(shù)據(jù)分段存儲暫停同步設計。四、在設... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：92 頁

【學位級別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 研究背景與意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 本文的主要貢獻與創(chuàng)新
    1.4 本論文的結(jié)構(gòu)安排
第二章 波形數(shù)據(jù)存儲方案分析
    2.1 高速高精度采樣系統(tǒng)架構(gòu)分析
        2.1.1 數(shù)據(jù)采集基本原理
        2.1.2 TIADC并行采樣技術(shù)
        2.1.3 采集存儲方案整體框架
    2.2 采樣數(shù)據(jù)存儲原理分析
        2.2.1 普通存儲模式
        2.2.2 深存儲模式
        2.2.3 分段存儲模式
    2.3 高速高精度采樣數(shù)據(jù)大容量存儲方案分析
        2.3.1 單ADC采樣數(shù)據(jù)存儲方案分析
        2.3.2 多ADC采樣數(shù)據(jù)同步存儲分析
        2.3.3 采樣數(shù)據(jù)大容量存儲總體方案
    2.4 本章小結(jié)
第三章 單ADC高精度采樣數(shù)據(jù)大容量存儲方案設計與實現(xiàn)
    3.1 單ADC采樣數(shù)據(jù)大容量存儲控制器模塊設計與實現(xiàn)
        3.1.1 MIG核接口分析
        3.1.2 單ADC采樣數(shù)據(jù)大容量存儲控制器狀態(tài)機設計與實現(xiàn)
        3.1.3 單ADC采樣數(shù)據(jù)大容量存儲控制器乒乓操作設計與實現(xiàn)
        3.1.4 單ADC采樣數(shù)據(jù)大容量存儲控制器模塊頂層設計與實現(xiàn)
    3.2 單ADC采樣數(shù)據(jù)大容量存儲任意存儲深度設計與實現(xiàn)
    3.3 單ADC采樣數(shù)據(jù)多存儲器并行存儲設計與實現(xiàn)
    3.4 單ADC采樣數(shù)據(jù)分段存儲控制模塊設計與實現(xiàn)
        3.4.1 單ADC采樣數(shù)據(jù)分段存儲功能狀態(tài)機設計與實現(xiàn)
        3.4.2 單ADC采樣數(shù)據(jù)分段存儲模塊波形存儲狀態(tài)機設計與實現(xiàn)
    3.5 單ADC采樣數(shù)據(jù)分段存儲循環(huán)錄制設計與實現(xiàn)
    3.6 本章小結(jié)
第四章 多ADC采樣數(shù)據(jù)大容量存儲同步設計與實現(xiàn)
    4.1 多ADC采樣數(shù)據(jù)大容量存儲同步存入設計與實現(xiàn)
        4.1.1 多ADC采樣數(shù)據(jù)普通存儲模式同步設計分析
        4.1.2 多ADC采樣數(shù)據(jù)深存儲模式同步存儲設計分析
        4.1.3 多ADC采樣數(shù)據(jù)分段存儲模式同步設計分析
        4.1.4 多ADC采樣數(shù)據(jù)分段存儲同步設計與實現(xiàn)
    4.2 多ADC采樣數(shù)據(jù)分段存儲暫停同步設計與實現(xiàn)
        4.2.1 多ADC采樣數(shù)據(jù)分段存儲暫停機制分析
        4.2.2 多ADC采樣數(shù)據(jù)分段存儲暫停同步設計
    4.3 本章小結(jié)
第五章 大容量存儲采樣數(shù)據(jù)處理設計與實現(xiàn)
    5.1 大容量存儲采樣數(shù)據(jù)同步處理設計與實現(xiàn)
        5.1.1 大容量存儲單ADC采樣數(shù)據(jù)同步處理設計與實現(xiàn)
        5.1.2 大容量存儲多ADC采樣數(shù)據(jù)同步處理設計與實現(xiàn)
    5.2 大容量存儲采樣數(shù)據(jù)抽點處理設計與實現(xiàn)
    5.3 本章小結(jié)
第六章 系統(tǒng)測試與分析
    6.1 單ADC高精度采樣數(shù)據(jù)存儲完整性驗證與分析
    6.2 深存儲模塊任意存儲深度設計功能驗證與分析
    6.3 深存儲模塊乒乓操作設計功能驗證與分析
    6.4 分段存儲模塊循環(huán)錄制設計功能驗證與分析
    6.5 寫使能同步模塊設計功能驗證與分析
    6.6 多FPGA采樣數(shù)據(jù)讀取同步設計功能驗證與分析
    6.7 多FPGA采樣數(shù)據(jù)大容量存儲暫停同步設計功能驗證與分析
    6.8 深存儲功能驗證與分析
    6.9 分段存儲功能驗證與分析
    6.10 本章小結(jié)
第七章 全文總結(jié)及展望
致謝
參考文獻
個人簡歷及取得的成果


【參考文獻】：
期刊論文
[1]基于FPGA的應用于STM32的SDRAM控制器設計方案[J]. 楊騰.  智庫時代. 2019(07)
[2]基于FPGA的SDRAM接口設計及實現(xiàn)[J]. 齊佳碩,王洪巖.  電子測量技術(shù). 2018(19)
[3]一種基于分段存儲的三維映射方法[J]. 楊擴軍,田書林,宋金鵬,蔣俊.  電子科技大學學報. 2015(02)
[4]基于TIADC的20 GS/s高速數(shù)據(jù)采集系統(tǒng)[J]. 楊擴軍,田書林,蔣俊,曾浩.  儀器儀表學報. 2014(04)
[5]Teledyne LeCroy發(fā)布HDO系列高分辨率示波器[J].   電子測試. 2012(11)
[6]高速數(shù)據(jù)采集系統(tǒng)中觸發(fā)點同步技術(shù)研究[J]. 郭連平,田書林,蔣俊,曾浩.  電子測量與儀器學報. 2010(03)
[7]一種超高速并行采樣技術(shù)的研究與實現(xiàn)[J]. 黃武煌,王厚軍,曾浩.  電子測量與儀器學報. 2009(08)
[8]示波器的采樣率和存儲深度[J]. 李軍.  今日電子. 2009(08)
[9]論ASIC與FPGA之爭[J]. 韓俊剛.  計算機工程. 2004(08)

博士論文
[1]基于并行處理的超高速采樣系統(tǒng)研究與實現(xiàn)[D]. 黃武煌.電子科技大學 2015
[2]寬帶無縫采集技術(shù)及其在數(shù)字示波器中的應用研究[D]. 曾浩.電子科技大學 2010

碩士論文
[1]高清晰數(shù)字示波器的采集與存儲模塊硬件設計[D]. 李康平.電子科技大學 2018
[2]四通道數(shù)字三維示波器存儲系統(tǒng)的硬件設計[D]. 王翔輝.電子科技大學 2015
[3]基于DDR2的DSO大容量存儲研究[D]. 陳龍.電子科技大學 2009
[4]DDR2 SDRAM在高端數(shù)字存儲示波器中的應用[D]. 任穎.電子科技大學 2009
[5]DDR存儲控制器的設計與應用[D]. 陳昊.國防科學技術(shù)大學 2006



本文編號：3159838