為加快傳統(tǒng)的大整數(shù)除法的運算速度,提出了一種適合硬件實現(xiàn)的低功耗大整數(shù)除法快速算法,在此基礎上設計了一個低功耗大整數(shù)除法器硬件電路:將2個大整數(shù)分別存儲在獨立的隨機訪問存儲器中,結(jié)合控制器和狀態(tài)機,以實現(xiàn)高速數(shù)據(jù)讀取和計算.所提出的除法器具備高速和低功耗特性,且支持多種位寬的除法以及求模運算,最高可支持4 096位的被除數(shù)以及2 048位的除數(shù).使用130 nm CMOS工藝,從面積、功耗和速度方面對大整數(shù)除法器硬件電路進行分析,結(jié)果表明:該除法器的主頻最高可達125 MHz,總面積為0.12 mm²,每兆赫茲消耗的功耗為10μW. 

【文章來源】：華南師范大學學報(自然科學版). 2020,52(04)北大核心

【文章頁數(shù)】：6 頁

【文章目錄】：
1 大整數(shù)除法快速算法
    1.1 傳統(tǒng)的不恢復余數(shù)除法算法
    1.2 適合硬件實現(xiàn)的低功耗大整數(shù)除法快速算法
    1.3 適合硬件實現(xiàn)的低功耗大整數(shù)除法快速算法性能分析
2 低功耗大整數(shù)除法器硬件電路
3 大整數(shù)除法器硬件電路的功能和性能分析
4 結(jié)論



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