為了滿足服務(wù)器的處理器日益增長的性能需求,需要將多路處理器進行直連,形成共享多路服務(wù)器,實現(xiàn)芯片間的主存和三級Cache的共享,提高主存容量和訪存帶寬。處理器直連接口技術(shù)是實現(xiàn)多路處理器直連的關(guān)鍵技術(shù),需要實現(xiàn)一種支持芯片間的存儲一致性事務(wù)跨片傳輸?shù)母邘挕⒌脱舆t總線接口。目前國外主流商用處理器采用的QPI（Quick Path Interconnect）、HT（Hyper Transport）等直連接口技術(shù),難以獲取并使用。迫切需要研究適合國產(chǎn)處理器多路直連的直連接口技術(shù)。PCIe（Peripheral Component Interconnect express）協(xié)議具有應用廣泛、成熟度高,傳輸帶寬高等諸多優(yōu)點,可以作為國產(chǎn)處理器實現(xiàn)片間直連的一種技術(shù)選擇。結(jié)合處理器直連的功能需求,以PCIe協(xié)議的相關(guān)技術(shù)為基礎(chǔ),研究自主可控的處理器直連接口具有重要意義。本文對比分析了PCIe協(xié)議與QPI、HT等芯片直連接口技術(shù)的特點,發(fā)現(xiàn)如果基于標準PCIe協(xié)議構(gòu)建直連接口,會存在傳輸延遲過長、影響訪存性能的缺點。介紹了一種以PCIe物理層關(guān)鍵傳輸機制為基礎(chǔ)、輔以低延遲數(shù)據(jù)鏈路層的直連接口協(xié)議劃... 

【文章來源】：安徽大學安徽省 211工程院校

【文章頁數(shù)】：62 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題背景和意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 論文研究內(nèi)容
    1.4 論文組織結(jié)構(gòu)
第二章 PCIE協(xié)議簡介
    2.1 事務(wù)層和數(shù)據(jù)鏈路層
    2.2 物理層
        2.2.1 邏輯物理層
        2.2.2 電氣物理層
    2.3 本章小結(jié)
第三章 處理器直連接口分析
    3.1 處理器直連接口
    3.2 標準PCIE直連接口
    3.3 新型的直連接口層次
    3.4 本章小結(jié)
第四章 直連接口PCS接收邏輯設(shè)計
    4.1 PCS接收邏輯結(jié)構(gòu)
    4.2 PCS接收邏輯關(guān)鍵電路設(shè)計
        4.2.1 字符鎖定電路
        4.2.2 彈性緩沖
        4.2.3 通道間相位補償
    4.3 本章小結(jié)
第五章 MAC功能驗證
    5.1 基于UVM的驗證環(huán)境
    5.2 驗證環(huán)境結(jié)構(gòu)
    5.3 功能驗證分析
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 課題工作總結(jié)
    6.2 未來工作展望
參考文獻
附圖
附表
致謝


【參考文獻】：
期刊論文
[1]一種多核微處理器互連接口的設(shè)計與性能分析[J]. 周宏偉,鄧讓鈺,竇強,齊樹波,沈長云.  國防科技大學學報. 2010(04)

博士論文
[1]面向多核微處理器芯片的高效能I/O體系結(jié)構(gòu)及其實現(xiàn)技術(shù)[D]. 郭御風.國防科學技術(shù)大學 2010

碩士論文
[1]基于PCIe的協(xié)議棧物理層MAC設(shè)計與驗證[D]. 楊明鑫.西安電子科技大學 2016
[2]RapidIO高速接口物理編碼子層的設(shè)計與驗證[D]. 舒志興.中國科學技術(shù)大學 2015
[3]100G以太網(wǎng)PCS子層接收模塊的VLSI設(shè)計[D]. 任文.東南大學 2015
[4]基于PCI Express總線的物理編碼子層設(shè)計[D]. 鄭乾.湖南大學 2014



本文編號：3148376