隨著當(dāng)前面向特定領(lǐng)域加速器設(shè)計的快速發(fā)展,基于加速器的異構(gòu)系統(tǒng)是計算架構(gòu)設(shè)計發(fā)展的新趨勢.但復(fù)雜的異構(gòu)系統(tǒng)對編程方式以及處理器和加速器之間的高效交互提出了挑戰(zhàn).如何描述主處理器和加速器的計算任務(wù),降低兩者之間的數(shù)據(jù)傳輸代價,并讓處理器高效地完成對加速器的任務(wù)管理調(diào)度是保證異構(gòu)系統(tǒng)性能的關(guān)鍵技術(shù).本文基于一種以數(shù)據(jù)流為驅(qū)動的可重構(gòu)陣列,基于工作特點,通過對其驅(qū)動方式、數(shù)據(jù)流向、輸入輸出等進(jìn)行抽象,提出了一種與主控之間任務(wù)管理機(jī)制和互連方式,包括硬件的主機(jī)接口,軟件的任務(wù)管理系統(tǒng)等,并基于RISC-V指令集的Rocket Core上實現(xiàn)并驗證. 

【文章來源】：微電子學(xué)與計算機(jī). 2020,37(09)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

任務(wù)狀態(tài)轉(zhuǎn)換圖

主機(jī)接口的整體結(jié)構(gòu)如圖2所示.CPU與CGRA之間的交互是以RISC-V自定義指令進(jìn)行控制的,操作數(shù)為32位數(shù),若一條指令只包含一個信息則浪費(fèi)了大量的數(shù)據(jù)位寬,因此可以將任務(wù)的信息數(shù)據(jù)進(jìn)行整合,整合后的信息包含三個32位數(shù)據(jù),通過自定義指令將三條任務(wù)信息數(shù)據(jù)發(fā)送到CGRA主機(jī)接口上,其中兩條指令的32位數(shù)據(jù)為將配置信息首地址,參數(shù)信息首地址發(fā)送到CGRA,第三條指令為將剩余信息整合后發(fā)送到CGRA上,整合信息后的數(shù)據(jù)每位所占用的bit大小如圖3所示.

CPU與CGRA之間的交互是以RISC-V自定義指令進(jìn)行控制的,操作數(shù)為32位數(shù),若一條指令只包含一個信息則浪費(fèi)了大量的數(shù)據(jù)位寬,因此可以將任務(wù)的信息數(shù)據(jù)進(jìn)行整合,整合后的信息包含三個32位數(shù)據(jù),通過自定義指令將三條任務(wù)信息數(shù)據(jù)發(fā)送到CGRA主機(jī)接口上,其中兩條指令的32位數(shù)據(jù)為將配置信息首地址,參數(shù)信息首地址發(fā)送到CGRA,第三條指令為將剩余信息整合后發(fā)送到CGRA上,整合信息后的數(shù)據(jù)每位所占用的bit大小如圖3所示.CPU對應(yīng)用程序進(jìn)行任務(wù)劃分時,會產(chǎn)生一些臨時參數(shù),例如任務(wù)執(zhí)行需要的局部變量,這些臨時參數(shù)無法通過任務(wù)配置信息傳入CGRA,因此需要CPU通過主機(jī)接口將其導(dǎo)入到CGRA,與發(fā)送任務(wù)數(shù)據(jù)信息相似,每個臨時參數(shù)信息需要兩條指令才能發(fā)送到CGRA上,一條為臨時參數(shù)所在的地址arg_addr,另一條包含這個臨時參數(shù)的task_id,需要這個臨時參數(shù)的PE的編號PE-id等信息,整合后的數(shù)據(jù)每位所占用bit大小如圖4所示.

【參考文獻(xiàn)】：
期刊論文
[1]一種面向眾核處理器的嵌套循環(huán)多維并行識別方法[J]. 李穎穎,龐建民,李雁冰,翟勝偉.  計算機(jī)應(yīng)用研究. 2018(11)
[2]簡述協(xié)處理器發(fā)展歷程及前景展望[J]. 張雨濃,馬偉木,李克訥,易稱福.  中國科技信息. 2008(13)



本文編號：3126362