隨著電網(wǎng)規(guī)模不斷擴(kuò)大,快速形成大電網(wǎng)節(jié)點(diǎn)阻抗矩陣具有重要實(shí)用價(jià)值。為了加速阻抗矩陣的生成,針對中央處理器（CPU）+圖形處理器（GPU）協(xié)同計(jì)算架構(gòu)設(shè)計(jì)了基于GPU的并行支路追加法。通過分析電網(wǎng)拓?fù)浣Y(jié)構(gòu)與鏈支的關(guān)系,基于圖論最小環(huán)設(shè)計(jì)了節(jié)點(diǎn)編號優(yōu)化算法;通過廠站連接關(guān)系,提取廠站級別最小環(huán),利用拓?fù)渑判?確定群追加順序。在群基礎(chǔ)上確定廠站追加順序,進(jìn)而進(jìn)行節(jié)點(diǎn)編號順序優(yōu)化。試驗(yàn)結(jié)果表明,相比串行計(jì)算方法,所提方法在計(jì)算效率方面有顯著提高,在大電網(wǎng)計(jì)算中,可獲得數(shù)十倍的加速比,追加鏈支的加速比達(dá)百倍。 

【文章來源】：電力系統(tǒng)自動(dòng)化. 2020,44(02)北大核心EICSCD

【文章頁數(shù)】：7 頁

【部分圖文】：

多核支路追加算法

以圖3為例，3個(gè)環(huán)分別為：節(jié)點(diǎn)a,b,c和邊2,3,7組成的環(huán)R1、節(jié)點(diǎn)b,c,d,e,f和邊1,4,5,6,7組成的環(huán)R2、節(jié)點(diǎn)a,b,c,d,e,f和邊1,2,3,4,5,6組成的環(huán)R3。如果先追加R1的所有支路，將產(chǎn)生1條鏈支，需要修改3階矩陣全部元素，再追加R2剩余支路，又將產(chǎn)生1條鏈支，需要修改6階矩陣全部元素，R3中已無剩余支路；而如果先追加R3的所有支路，將產(chǎn)生1條鏈支，需修改6階矩陣全部元素，再追加R1剩余支路，又產(chǎn)生1條鏈支，需要再次修改6階矩陣全部元素，R2則無須計(jì)算�？梢钥闯�，先R1再R2比先R3再R1少修正27個(gè)元素。原因在于環(huán)R3包含了環(huán)R1和R2所有節(jié)點(diǎn)，環(huán)R3可以拆分成2個(gè)更小的環(huán)R1和R2。在計(jì)算機(jī)科學(xué)中，對圖3中最小環(huán)問題也有描述[22]，并給出了最小環(huán)的概念：從1個(gè)點(diǎn)出發(fā)，經(jīng)過1條簡單路徑回到起點(diǎn)成為環(huán)，圖的最小環(huán)就是所有環(huán)中長度最小的。

圖4(a）為實(shí)際電網(wǎng)中的片段截取，綠色圓為普通廠站，通過遍歷得α，β，γ，δ這4個(gè)最小環(huán)。假設(shè)α環(huán)中存在接地支路，先追加α環(huán)中廠站的支路；圖4(b）為完成α環(huán)追加時(shí)的狀態(tài)，藍(lán)色圓代表完成追加的所有最小環(huán)，記為Ra，此時(shí)需要修正Ra=[α]中3個(gè)廠站包含支路所形成的節(jié)點(diǎn)阻抗矩陣；接著追加與Ra相鄰的β環(huán)，追加后狀態(tài)如圖4(c）所示，須修正Ra=[α，β]中8個(gè)廠站的數(shù)據(jù)；同樣在完成γ環(huán)追加時(shí)，狀態(tài)如圖4(d）所示，須修正Ra中11個(gè)廠站的數(shù)據(jù)；完成δ環(huán)追加時(shí)的狀態(tài)如圖4(e），此時(shí)圖4(a）中的所有廠站均被追加，須修正Ra中13個(gè)廠站的數(shù)據(jù)。完成4個(gè)環(huán)追加需要修正的數(shù)據(jù)總計(jì)為35個(gè)廠站中節(jié)點(diǎn)的數(shù)據(jù)，修正廠站數(shù)記為MSn。以上過程可總結(jié)為：每追加1個(gè)環(huán)，須修正的數(shù)據(jù)為已經(jīng)形成的節(jié)點(diǎn)阻抗矩陣中的元素，即圖4中藍(lán)色圓代表的廠站中支路所形成的節(jié)點(diǎn)阻抗矩陣。為了后續(xù)論證方便，本節(jié)將若干個(gè)環(huán)組成的集合定義為群，并記為Gr，群Gr包含的環(huán)數(shù)記為rn，包含的廠站數(shù)記為sn。

【參考文獻(xiàn)】：
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