發(fā)布時(shí)間：2017-04-16 02:23

  本文關(guān)鍵詞：基于DDR3控制器的高速存儲(chǔ)接口系統(tǒng)的設(shè)計(jì)與驗(yàn)證，由筆耕文化傳播整理發(fā)布。

【摘要】：DDR3 SDRAM作為新一代的存儲(chǔ)器,提供了相對(duì)于DDR2 SDRAM更高的運(yùn)行效率與更低的電壓。原因在于DDR3存儲(chǔ)控制器新增了諸如ZQ、SRT、8bit預(yù)取等設(shè)計(jì)。ZQ是一種終端電阻校準(zhǔn)功能,新增這個(gè)線路腳位可用來(lái)校準(zhǔn)內(nèi)部終端電阻。SRT則是指溫度自刷新,它提供了一種可編程的溫度控制存儲(chǔ)器時(shí)鐘頻率功能,這可確保存儲(chǔ)器顆粒不會(huì)因?yàn)楣ぷ鲿r(shí)鐘頻率過(guò)高產(chǎn)生的高溫導(dǎo)致燒毀的情況。8bit預(yù)取技術(shù)可使得DRAM內(nèi)核的頻率只有等效數(shù)據(jù)頻率的1/8,這保證了在與外部高速總線進(jìn)行數(shù)據(jù)交互時(shí)的效率。但在DDR3內(nèi)部因?yàn)橛兄囟ǖ淖x寫操作時(shí)序要求才能使得其正常工作。因此,需采用一個(gè)高速存儲(chǔ)接口系統(tǒng)來(lái)連接外界高速總線(如PLB總線)與DDR3存儲(chǔ)控制器以實(shí)現(xiàn)總線上的各種復(fù)雜讀寫操作的順利完成。本論文在研究了DDR3的JEDEC標(biāo)準(zhǔn),PLB4總線協(xié)議的基礎(chǔ)上設(shè)計(jì)了一個(gè)滿足項(xiàng)目需求的高速存儲(chǔ)接口系統(tǒng)。根據(jù)DDR3存儲(chǔ)控制器用戶接口端的要求以及PLB4總線的傳輸方式對(duì)接口系統(tǒng)進(jìn)行了整體架構(gòu)的設(shè)計(jì),確定通過(guò)該接口系統(tǒng)所實(shí)現(xiàn)的功能,輸入輸出的關(guān)系能夠正常良好的進(jìn)行。本文主要完成整個(gè)接口系統(tǒng)的RTL設(shè)計(jì),并在文章中詳細(xì)介紹了接口系統(tǒng)中的各個(gè)模塊及其內(nèi)部組成、接口信號(hào)等。設(shè)計(jì)難點(diǎn)在于如何在跨時(shí)鐘域的情況下完成PLB4總線復(fù)雜多樣的傳輸方式和DDR3中特定傳輸模式之間的轉(zhuǎn)換。在此基礎(chǔ)上進(jìn)一步介紹了所使用的DDR3存儲(chǔ)控制器的工作模式和狀態(tài)機(jī)跳轉(zhuǎn)以及PHY模塊的初始化和工作流程。在實(shí)現(xiàn)RTL設(shè)計(jì)代碼的基礎(chǔ)上,作者獨(dú)立搭建了驗(yàn)證平臺(tái),進(jìn)行了驗(yàn)證項(xiàng)的提取,完成了基于DDR3控制器的接口系統(tǒng)的驗(yàn)證。難點(diǎn)在于所使用的總線功能模型需使用特定的總線功能語(yǔ)言書(shū)寫驗(yàn)證項(xiàng),因此需先完成對(duì)該功能模型的平臺(tái)搭建方式和總線功能語(yǔ)言的學(xué)習(xí),以及對(duì)DDR3 SDRAM中進(jìn)行大量數(shù)據(jù)讀寫時(shí)的讀寫數(shù)據(jù)正確性的驗(yàn)證工作。
【關(guān)鍵詞】：DDR3 SDRAM PLB4總線 接口系統(tǒng)
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 縮略語(yǔ)對(duì)照表11-14
• 第一章 緒論14-16
• 1.1 研究背景14
• 1.2 研究意義14
• 1.3 研究?jī)?nèi)容及論文結(jié)構(gòu)14-15
• 1.4 本章小結(jié)15-16
• 第二章 DDR3 SDRAM及PLB總線基本原理16-26
• 2.1 DDR SDRAM存儲(chǔ)器的發(fā)展16-17
• 2.2 DDR3 SDRAM存儲(chǔ)器簡(jiǎn)介17-24
• 2.2.1 DDR3 SDRAM的基本結(jié)構(gòu)17-19
• 2.2.2 DDR3的基本特征19-20
• 2.2.3 DDR3的基本工作原理20-24
• 2.3 PLB總線24-25
• 2.3.1 PLB總線特性24
• 2.3.2 PLB傳輸協(xié)議24-25
• 2.3.3 重疊PLB傳輸25
• 2.4 本章小結(jié)25-26
• 第三章 DDR3控制器高速存儲(chǔ)接.系統(tǒng)的設(shè)計(jì)26-50
• 3.1 功能簡(jiǎn)介26
• 3.2 系統(tǒng)應(yīng)用接.框圖26-27
• 3.3 總線從接.模塊功能27-29
• 3.3.1 功能描述27
• 3.3.2 端.信號(hào)27-29
• 3.4 高速接.模塊設(shè)計(jì)29-49
• 3.4.1 接.功能框圖29-30
• 3.4.2 接.結(jié)構(gòu)信號(hào)框圖30-31
• 3.4.3 讀寫數(shù)據(jù)通路結(jié)構(gòu)設(shè)計(jì)31-36
• 3.4.4 跨時(shí)域時(shí)鐘處理及數(shù)據(jù)處理36-37
• 3.4.5DDR3模塊37-45
• 3.4.6 操作模式45-49
• 3.4.7 時(shí)鐘方案49
• 3.5 本章小結(jié)49-50
• 第四章 接.系統(tǒng)功能驗(yàn)證50-66
• 4.1 功能驗(yàn)證介紹50-51
• 4.2 軟硬件協(xié)同驗(yàn)證51-52
• 4.3 驗(yàn)證流程52
• 4.4 驗(yàn)證計(jì)劃52-53
• 4.5 驗(yàn)證環(huán)境與驗(yàn)證平臺(tái)53-54
• 4.5.1 驗(yàn)證環(huán)境53
• 4.5.2 驗(yàn)證平臺(tái)的搭建53-54
• 4.6 PLB功能模型54-57
• 4.7 驗(yàn)證結(jié)果分析57-64
• 4.7.1 單拍傳輸57-59
• 4.7.2 四字burst傳輸59-61
• 4.7.3 大量數(shù)據(jù)讀寫對(duì)比驗(yàn)證61-64
• 4.8 本章小結(jié)64-66
• 第五章 總結(jié)與展望66-68
• 致謝68-70
• 作者簡(jiǎn)介70-72
• 參考文獻(xiàn)72-74

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本文編號(hào)：309805