本文關(guān)鍵詞：基于DDR3控制器的高速存儲接口系統(tǒng)的設(shè)計與驗證，由筆耕文化傳播整理發(fā)布。

【摘要】：DDR3 SDRAM作為新一代的存儲器,提供了相對于DDR2 SDRAM更高的運行效率與更低的電壓。原因在于DDR3存儲控制器新增了諸如ZQ、SRT、8bit預(yù)取等設(shè)計。ZQ是一種終端電阻校準(zhǔn)功能,新增這個線路腳位可用來校準(zhǔn)內(nèi)部終端電阻。SRT則是指溫度自刷新,它提供了一種可編程的溫度控制存儲器時鐘頻率功能,這可確保存儲器顆粒不會因為工作時鐘頻率過高產(chǎn)生的高溫導(dǎo)致燒毀的情況。8bit預(yù)取技術(shù)可使得DRAM內(nèi)核的頻率只有等效數(shù)據(jù)頻率的1/8,這保證了在與外部高速總線進行數(shù)據(jù)交互時的效率。但在DDR3內(nèi)部因為有著特定的讀寫操作時序要求才能使得其正常工作。因此,需采用一個高速存儲接口系統(tǒng)來連接外界高速總線(如PLB總線)與DDR3存儲控制器以實現(xiàn)總線上的各種復(fù)雜讀寫操作的順利完成。本論文在研究了DDR3的JEDEC標(biāo)準(zhǔn),PLB4總線協(xié)議的基礎(chǔ)上設(shè)計了一個滿足項目需求的高速存儲接口系統(tǒng)。根據(jù)DDR3存儲控制器用戶接口端的要求以及PLB4總線的傳輸方式對接口系統(tǒng)進行了整體架構(gòu)的設(shè)計,確定通過該接口系統(tǒng)所實現(xiàn)的功能,輸入輸出的關(guān)系能夠正常良好的進行。本文主要完成整個接口系統(tǒng)的RTL設(shè)計,并在文章中詳細介紹了接口系統(tǒng)中的各個模塊及其內(nèi)部組成、接口信號等。設(shè)計難點在于如何在跨時鐘域的情況下完成PLB4總線復(fù)雜多樣的傳輸方式和DDR3中特定傳輸模式之間的轉(zhuǎn)換。在此基礎(chǔ)上進一步介紹了所使用的DDR3存儲控制器的工作模式和狀態(tài)機跳轉(zhuǎn)以及PHY模塊的初始化和工作流程。在實現(xiàn)RTL設(shè)計代碼的基礎(chǔ)上,作者獨立搭建了驗證平臺,進行了驗證項的提取,完成了基于DDR3控制器的接口系統(tǒng)的驗證。難點在于所使用的總線功能模型需使用特定的總線功能語言書寫驗證項,因此需先完成對該功能模型的平臺搭建方式和總線功能語言的學(xué)習(xí),以及對DDR3 SDRAM中進行大量數(shù)據(jù)讀寫時的讀寫數(shù)據(jù)正確性的驗證工作。
【關(guān)鍵詞】：DDR3 SDRAM PLB4總線 接口系統(tǒng)
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 縮略語對照表11-14
• 第一章 緒論14-16
• 1.1 研究背景14
• 1.2 研究意義14
• 1.3 研究內(nèi)容及論文結(jié)構(gòu)14-15
• 1.4 本章小結(jié)15-16
• 第二章 DDR3 SDRAM及PLB總線基本原理16-26
• 2.1 DDR SDRAM存儲器的發(fā)展16-17
• 2.2 DDR3 SDRAM存儲器簡介17-24
• 2.2.1 DDR3 SDRAM的基本結(jié)構(gòu)17-19
• 2.2.2 DDR3的基本特征19-20
• 2.2.3 DDR3的基本工作原理20-24
• 2.3 PLB總線24-25
• 2.3.1 PLB總線特性24
• 2.3.2 PLB傳輸協(xié)議24-25
• 2.3.3 重疊PLB傳輸25
• 2.4 本章小結(jié)25-26
• 第三章 DDR3控制器高速存儲接.系統(tǒng)的設(shè)計26-50
• 3.1 功能簡介26
• 3.2 系統(tǒng)應(yīng)用接.框圖26-27
• 3.3 總線從接.模塊功能27-29
• 3.3.1 功能描述27
• 3.3.2 端.信號27-29
• 3.4 高速接.模塊設(shè)計29-49
• 3.4.1 接.功能框圖29-30
• 3.4.2 接.結(jié)構(gòu)信號框圖30-31
• 3.4.3 讀寫數(shù)據(jù)通路結(jié)構(gòu)設(shè)計31-36
• 3.4.4 跨時域時鐘處理及數(shù)據(jù)處理36-37
• 3.4.5DDR3模塊37-45
• 3.4.6 操作模式45-49
• 3.4.7 時鐘方案49
• 3.5 本章小結(jié)49-50
• 第四章 接.系統(tǒng)功能驗證50-66
• 4.1 功能驗證介紹50-51
• 4.2 軟硬件協(xié)同驗證51-52
• 4.3 驗證流程52
• 4.4 驗證計劃52-53
• 4.5 驗證環(huán)境與驗證平臺53-54
• 4.5.1 驗證環(huán)境53
• 4.5.2 驗證平臺的搭建53-54
• 4.6 PLB功能模型54-57
• 4.7 驗證結(jié)果分析57-64
• 4.7.1 單拍傳輸57-59
• 4.7.2 四字burst傳輸59-61
• 4.7.3 大量數(shù)據(jù)讀寫對比驗證61-64
• 4.8 本章小結(jié)64-66
• 第五章 總結(jié)與展望66-68
• 致謝68-70
• 作者簡介70-72
• 參考文獻72-74

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