當(dāng)前計(jì)算機(jī)網(wǎng)絡(luò)的用戶數(shù)目與連接帶寬的迅速增長(zhǎng),導(dǎo)致了對(duì)網(wǎng)絡(luò)處理器性能不斷增長(zhǎng)的需求,“存儲(chǔ)器墻”的問題已經(jīng)成為處理器性能提高的關(guān)鍵。網(wǎng)絡(luò)處理器外接SDRAM用于存儲(chǔ)較大的網(wǎng)絡(luò)數(shù)據(jù)包以及指令代碼,SDRAM控制器主要用于控制內(nèi)部多處理器對(duì)外接SDRAM進(jìn)行訪問,將處理器命令翻譯成SDRAM操作命令,時(shí)序要求復(fù)雜。不同于常規(guī)的單核SDRAM控制器,本文設(shè)計(jì)的SDRAM控制器主要是面向網(wǎng)絡(luò)處理中異構(gòu)并行多處理器對(duì)外接SDRAM的資源共享,單一的仲裁算法已經(jīng)很難滿足系統(tǒng)性能要求,為實(shí)現(xiàn)異構(gòu)多核處理器對(duì)SDRAM公平有效及時(shí)的訪問,本文采用了分層優(yōu)先仲裁機(jī)制,總體層面上采用了固定優(yōu)先級(jí)和時(shí)分復(fù)用法相結(jié)合的分層仲裁算法,另外為提高SDRAM訪問效率,又加入動(dòng)態(tài)仲裁算法機(jī)制,提供奇數(shù)和偶數(shù)兩個(gè)命令隊(duì)列,實(shí)現(xiàn)SDRAM預(yù)充電時(shí)間的隱藏。另外針對(duì)以太網(wǎng)幀長(zhǎng)以及多核處理器系統(tǒng)中不可忽視的總線延遲和多核指令排隊(duì)延遲的特點(diǎn)設(shè)計(jì)了基于指令控制的塊數(shù)據(jù)傳輸機(jī)制,通過一條指令完成多條指令的任務(wù),減少SDRAM訪問次數(shù),從本質(zhì)上縮短了SDRAM訪問過程中的總線與接口排隊(duì)開銷,在處理長(zhǎng)度為64字節(jié)的IP包時(shí),控制器讀寫... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：72 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 技術(shù)背景與研究意義
    1.2 課題簡(jiǎn)介及論文主要工作
    1.3 論文章節(jié)安排
第二章 存儲(chǔ)器及其在網(wǎng)絡(luò)處理器中的應(yīng)用概述
    2.1 存儲(chǔ)器技術(shù)概述
        2.1.1 存儲(chǔ)器分類
        2.1.2 存儲(chǔ)器技術(shù)指標(biāo)
        2.1.3 同步動(dòng)態(tài)存儲(chǔ)器技術(shù)概述
    2.2 SDRAM 控制器
        2.2.1 SDRAM 接口
        2.2.2 SDRAM 內(nèi)部參數(shù)
        2.2.3 SDRAM 初始化
        2.2.4 SDRAM 模式寄存器配置
        2.2.5 SDRAM 命令
    2.3 網(wǎng)絡(luò)處理器中SDRAM 接口模塊的設(shè)計(jì)要求與挑戰(zhàn)
    2.4 本章小結(jié)
第三章 多核共享存儲(chǔ)結(jié)構(gòu)的SDRAM 控制器設(shè)計(jì)
    3.1 基于MPSoC 的異構(gòu)并行多核共享SDRAM 控制器總體結(jié)構(gòu)設(shè)計(jì)
    3.2 SDRAM 控制器狀態(tài)機(jī)設(shè)計(jì)
        3.2.1 SDRAM 初始化狀態(tài)機(jī)設(shè)計(jì)
        3.2.2 SDRAM 讀/寫狀態(tài)機(jī)設(shè)計(jì)
    3.3 SDRAM 控制器配置寄存器定義
        3.3.1 SDRAM 容量及行列地址配置
        3.3.2 SDRAM 配置寄存器
    3.4 本章小結(jié)
第四章 多核共享存儲(chǔ)的控制仲裁與接口設(shè)計(jì)
    4.1 對(duì)多處理器的分層優(yōu)先級(jí)仲裁機(jī)制
        4.1.1 固定優(yōu)先級(jí)與時(shí)分復(fù)用機(jī)制
        4.1.2 動(dòng)態(tài)仲裁機(jī)制
    4.2 命令隊(duì)列存儲(chǔ)器
        4.2.1 異步FIFO 設(shè)計(jì)
        4.2.2 數(shù)據(jù)轉(zhuǎn)發(fā)引擎命令隊(duì)列選擇控制
        4.2.3 反壓機(jī)制
    4.3 基于指令控制的塊數(shù)據(jù)傳輸機(jī)制
    4.4 處理器與SDRAM 接口設(shè)計(jì)
        4.4.1 核心處理器ARM 與SDRAM 傳輸
        4.4.2 數(shù)據(jù)轉(zhuǎn)發(fā)引擎PE 與SDRAM 傳輸
        4.4.3 快速總線接口FBI 與SDRAM 傳輸
    4.5 本章小結(jié)
第五章 仿真驗(yàn)證與邏輯綜合
    5.1 功能驗(yàn)證方法
        5.1.1 常見的驗(yàn)證方法
        5.1.2 驗(yàn)證工具
    5.2 控制器功能驗(yàn)證
        5.2.1 SDRAM 配置寄存器裝載
        5.2.2 SDRAM 初始化仿真驗(yàn)證
        5.2.3 SDRAM 讀/寫仿真驗(yàn)證
        5.2.4 隊(duì)列選擇及仲裁機(jī)制仿真驗(yàn)證
        5.2.5 指令譯碼和地址產(chǎn)生
        5.2.6 塊數(shù)據(jù)傳輸性能改進(jìn)驗(yàn)證與分析
        5.2.7 反壓機(jī)制仿真驗(yàn)證
        5.2.8 字節(jié)定位器仿真驗(yàn)證
    5.3 控制器邏輯綜合
        5.3.1 時(shí)序報(bào)表
        5.3.2 面積報(bào)表
        5.3.3 功耗報(bào)表
    5.4 本章小結(jié)
第六章 結(jié)束語
致謝
參考文獻(xiàn)
研究成果


【參考文獻(xiàn)】：
期刊論文
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本文編號(hào)：3006116