納米工藝代微處理器設(shè)計中存在的功耗、線延遲和設(shè)計復(fù)雜度等問題嚴(yán)重地制約了傳統(tǒng)的程序執(zhí)行模型和處理器體系結(jié)構(gòu)的發(fā)展。分片式處理器體系結(jié)構(gòu)就是為了應(yīng)對這些挑戰(zhàn)性問題而產(chǎn)生的,其基本思想是將計算、存儲和互連資源組織成片式的基本結(jié)構(gòu)單元,這些片式單元是相對簡單的、分布式控制且可重用的;大量的片式單元由高能效、可擴(kuò)展的片上網(wǎng)絡(luò)連接起來構(gòu)成高效能的處理器。這種體系結(jié)構(gòu)避免了片上長線延遲的產(chǎn)生,能夠充分利用摩爾定律發(fā)展帶來的豐富而廉價的晶體管資源,獲得系統(tǒng)性能的提升。但目前分片式處理器體系結(jié)構(gòu)還處于初級研究階段,有許多關(guān)鍵技術(shù)值得探討。本文分別從分片式處理器的程序執(zhí)行模型和體系結(jié)構(gòu)兩個方面開展了深入的研究。主要研究內(nèi)容和成果包括:（1）研究了類數(shù)據(jù)流計算模型的原理,提出了一種適于分片式處理器體系結(jié)構(gòu)的類數(shù)據(jù)流驅(qū)動程序執(zhí)行模型。在該程序執(zhí)行模型中,由編譯器將串行程序劃分成一系列包含幾十至上百條指令的超塊;程序的執(zhí)行以超塊為原子單位進(jìn)行取指、執(zhí)行和提交。超塊內(nèi)部的計算采用數(shù)據(jù)流表示,用數(shù)據(jù)流圖作為機(jī)器語言,向硬件顯式表達(dá)指令間的并行性,無需硬件動態(tài)檢測依賴,從而降低了硬件設(shè)計的復(fù)雜性;超塊間采用控制流表... 

【文章來源】：中國科學(xué)技術(shù)大學(xué)安徽省 211工程院校 985工程院校

【文章頁數(shù)】：174 頁

【學(xué)位級別】：博士

【文章目錄】：
摘要
ABSTRACT
第1章 緒論
    1.1 研究背景
        1.1.1 半導(dǎo)體工藝發(fā)展對處理器體系結(jié)構(gòu)的影響
        1.1.2 分片式處理器及研究意義
    1.2 分片式處理器體系結(jié)構(gòu)設(shè)計中的關(guān)鍵問題
        1.2.1 處理器核的粒度
        1.2.2 適應(yīng)不同并行性應(yīng)用的能力
        1.2.3 程序執(zhí)行模型
        1.2.4 處理單元間的互連
    1.3 論文研究目標(biāo)和主要工作
    1.4 論文結(jié)構(gòu)
第2章 分片式處理器的相關(guān)研究工作
    2.1 RAW和TILE64
        2.1.1 執(zhí)行模型
        2.1.2 RAW體系結(jié)構(gòu)
        2.1.3 TILE64體系結(jié)構(gòu)
    2.2 Smart Memories
        2.2.1 執(zhí)行模型
        2.2.2 Smart Memories體系結(jié)構(gòu)
    2.3 TRIPS和TFLEX
        2.3.1 執(zhí)行模型
        2.3.2 TRIPS體系結(jié)構(gòu)
        2.3.3 TFLEX體系結(jié)構(gòu)
    2.4 WaveScalar
        2.4.1 執(zhí)行模型
        2.4.2 WaveCache體系結(jié)構(gòu)
    2.5 Multiscalar
        2.5.1 執(zhí)行模型
        2.5.2 Multiscalar體系結(jié)構(gòu)
    2.6 分片式處理器體系結(jié)構(gòu)發(fā)展趨勢總結(jié)
第3章 類數(shù)據(jù)流驅(qū)動的程序執(zhí)行模型
    3.1 馮·諾依曼計算模型的局限性
        3.1.1 自身的局限性
        3.1.2 馮·諾依曼結(jié)構(gòu)在多核時代的問題
    3.2 數(shù)據(jù)流驅(qū)動的執(zhí)行
        3.2.1 數(shù)據(jù)流執(zhí)行的原理
        3.2.2 數(shù)據(jù)流圖
        3.2.3 數(shù)據(jù)流模型的結(jié)構(gòu)及分類
        3.2.4 數(shù)據(jù)流計算模型分析
    3.3 類數(shù)據(jù)流計算模型的原理
        3.3.1 混合式計算模型的分類
        3.3.2 早期的混合數(shù)據(jù)流機(jī)制
        3.3.3 程序中的數(shù)據(jù)流局部性分析
        3.3.4 類數(shù)據(jù)流計算模型
    3.4 類數(shù)據(jù)流驅(qū)動的程序執(zhí)行模型
        3.4.1 超塊結(jié)構(gòu)
        3.4.2 類數(shù)據(jù)流驅(qū)動的程序執(zhí)行模型
        3.4.3 類數(shù)據(jù)流驅(qū)動程序執(zhí)行模型中的數(shù)據(jù)通信
    3.5 一種類數(shù)據(jù)流驅(qū)動執(zhí)行的指令集體系結(jié)構(gòu)DISC-I
        3.5.1 指令集概述
        3.5.2 顯式目標(biāo)編碼
    3.6 編譯支持
    3.7 小結(jié)
第4章 類數(shù)據(jù)流驅(qū)動的分片式處理器體系結(jié)構(gòu)設(shè)計空間分析
    4.1 類數(shù)據(jù)流驅(qū)動的分片式處理器體系結(jié)構(gòu)抽象模型
        4.1.1 微體系結(jié)構(gòu)概述
        4.1.2 全局控制單元CT
        4.1.3 執(zhí)行單元ET
        4.1.4 寄存器單元RT
        4.1.5 一級指令Cache IT和一級數(shù)據(jù)Cache DT
        4.1.6 片上互連網(wǎng)絡(luò)
    4.2 基于超塊的激進(jìn)執(zhí)行模型分析
        4.2.1 基于控制流的激進(jìn)執(zhí)行模型分析
        4.2.2 基于數(shù)據(jù)流的激進(jìn)執(zhí)行模型分析
        4.2.3 小結(jié)
    4.3 片上互連拓?fù)浣Y(jié)構(gòu)分析
        4.3.1 互連拓?fù)浣Y(jié)構(gòu)設(shè)計方案
        4.3.2 拓?fù)浣Y(jié)構(gòu)性能評價指標(biāo)
        4.3.3 實(shí)驗(yàn)結(jié)果及分析
        4.3.4 小結(jié)
    4.4 數(shù)據(jù)預(yù)取機(jī)制分析
        4.4.1 數(shù)據(jù)預(yù)取算法
        4.4.2 類數(shù)據(jù)流驅(qū)動程序執(zhí)行模型中的數(shù)據(jù)預(yù)取
        4.4.3 仿真實(shí)驗(yàn)結(jié)果及分析
        4.4.4 小結(jié)
    4.5 分片式處理器設(shè)計方案優(yōu)化
        4.5.1 應(yīng)用在類數(shù)據(jù)流驅(qū)動程序執(zhí)行模型上的特征分析
        4.5.2 分片式處理器體系結(jié)構(gòu)設(shè)計的優(yōu)化思想
    4.6 小結(jié)
第5章 TPA-PI:一種類數(shù)據(jù)流驅(qū)動的分片式處理器體系結(jié)構(gòu)
    5.1 引言
    5.2 TPA-PI處理器體系結(jié)構(gòu)概述
        5.2.1 TPA-PI處理器體系結(jié)構(gòu)
        5.2.2 分布式的執(zhí)行控制
    5.3 功能部件4FU設(shè)計
        5.3.1 基本流水線
        5.3.2 流水線的數(shù)據(jù)通路
    5.4 控制模塊
        5.4.1 邏輯功能描述
        5.4.2 控制流轉(zhuǎn)移預(yù)測
        5.4.3 控制系統(tǒng)設(shè)計
    5.5 寄存器模塊Reg
        5.5.1 Reg微體系結(jié)構(gòu)
        5.5.2 執(zhí)行機(jī)制
    5.6 指令Cache
        5.6.1 邏輯功能描述
        5.6.2 塊頭指令Cache
        5.6.3 常規(guī)指令Cache
    5.7 內(nèi)數(shù)據(jù)Cache
        5.7.1 分布式的Load/Store隊列
        5.7.2 分布式的訪存依賴預(yù)測器
    5.8 片上互連網(wǎng)絡(luò)
        5.8.1 操作數(shù)網(wǎng)絡(luò)
        5.8.2 其它網(wǎng)絡(luò)
    5.9 小結(jié)
第6章 TPA-PI處理器的性能評測
    6.1 應(yīng)用開發(fā)環(huán)境
        6.1.1 軟硬件環(huán)境
        6.1.2 TPA-PI軟件模擬器的實(shí)現(xiàn)
    6.2 TPA-PI性能評測
        6.2.1 基本模型評測
        6.2.2 激進(jìn)執(zhí)行對TPA-PI性能的影響
        6.2.3 發(fā)射寬度和指令窗口對TPA-PI性能的影響
        6.2.4 操作數(shù)網(wǎng)絡(luò)對TPA-PI性能的影響
        6.2.5 與超標(biāo)量處理器的比較
        6.2.6 TPA-PI的性能提升潛力
    6.3 小結(jié)
第7章 全文總結(jié)
    7.1 研究工作和成果
    7.2 主要創(chuàng)新
    7.3 進(jìn)一步的工作
參考文獻(xiàn)
致謝
在讀期間發(fā)表的學(xué)術(shù)論文與取得的研究成果
在讀期間參與的科研項(xiàng)目


【參考文獻(xiàn)】：
期刊論文
[1]數(shù)據(jù)流計算機(jī)[J]. 陳國良.  計算機(jī)研究與發(fā)展. 1984(09)
[2]一種新的體系結(jié)構(gòu)——數(shù)據(jù)流計算機(jī)[J]. 李國杰.  電子計算機(jī)動態(tài). 1981(11)



本文編號：2994521