發(fā)布時間：2021-01-21 17:07

　　本文利用自頂向下的正向設(shè)計方法,研究使用Verilog HDL語言設(shè)計兼容Intel MCS-51系列單片機的外圍設(shè)備模塊。整個設(shè)計流程中,設(shè)計軟件選用Mentor公司的Modelsim編譯仿真軟件、Synplicity公司的Synplify PRO綜合軟件及Altera公司的Quartus FPGA開發(fā)平臺,在軟件開發(fā)環(huán)境中完成單片微型計算機外設(shè)模塊的前端代碼設(shè)計、功能仿真驗證、最終綜合于Altera公司Cyclone系列FPGA（Field Programmable Gate Array）芯片上,實現(xiàn)與Intel MCS-51完全兼容的HP-51型單片微型計算機外圍設(shè)備模塊。本文首先介紹了單片微型計算機的發(fā)展歷史、應(yīng)用方向、發(fā)展趨勢以及大規(guī)模數(shù)字集成電路一般的設(shè)計流程;接著詳細說明了本項目設(shè)計的HP-51型單片微型計算機的特點、架構(gòu)及其指令、時序和中斷系統(tǒng),并重點分析說明了該型單片微型計算機的外設(shè)模塊的功能、結(jié)構(gòu)及工作方式;然后詳細說明了串行通信接口、定時/計數(shù)器兩個外設(shè)模塊的設(shè)計過程,并給出了外設(shè)模塊各子功能模塊的輸入輸出端口、部分HDL源代碼、詳細的模塊功能仿真波形圖和RTL級... 

【文章來源】：江南大學(xué)江蘇省 211工程院校 教育部直屬院校

【文章頁數(shù)】：86 頁

【學(xué)位級別】：碩士

【部分圖文】：

集成電路的典型設(shè)計流程

圖 2-1 HP-51 單片機 CPU 框圖Fig.2-1 Architecture chart of HP-51 CPU個單片機的“大腦”，單片機通過它來讀取用戶程序，執(zhí)行1 個 8 位算術(shù)邏輯運算單元 ALU，相關(guān)的 A、B、PSW 和器，數(shù)據(jù)指針寄存器等。列單片機的 I/O 端口是多功能的輸入輸出端口，共有 32 I/O 端口：分別為 port0，port1，port2 和 port3，每一個端入、輸出或作為雙向端口，并可以進行字節(jié)或位操作。在一為特殊功能應(yīng)用。指令通過復(fù)用 port0 為地址和數(shù)據(jù)總線 每一個引腳都有一個特殊功能：兩個外部中斷輸入；兩輸入輸出的兩條線路；兩個外部時鐘信號輸入。

片機工作時序一條指令由若干個字節(jié)組成，執(zhí)行一條指令需要的時間周期就是 CPU 訪問存儲器一次所需要的時間。例如，需要的時間。HP-51 單片機的一個機器周期包含 12 個S1～S6，每個狀態(tài)又分為兩拍，稱為 P1 和 P2，這樣一個為 S1P1，S1P2，S2P1,…，S6P2。在 HP-51 單片機中，周期指令。指令的運算速度和機器周期字節(jié)數(shù)相關(guān)。令的執(zhí)行時序如圖 2-2 所示[19]：

【參考文獻】：
期刊論文
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本文編號：2991562