發(fā)布時(shí)間：2021-01-20 21:27

　　隨著集成電路工藝向納米級(jí)、高密度、高性能與低成本的發(fā)展,其工作頻率高、電壓低等特性使其易受輻射環(huán)境中單粒子效應(yīng)的影響,并可能使電子系統(tǒng)產(chǎn)生信息丟失、系統(tǒng)故障或失控等現(xiàn)象。研究表明,單粒子效應(yīng)中的軟錯(cuò)誤相對(duì)于硬錯(cuò)誤是影響集成電路的最主要因素,而存儲(chǔ)器與組合邏輯電路相比,其一直以來(lái)都是集成電路受軟錯(cuò)誤影響的主要考慮因素之一。在當(dāng)前集成電路中包含著大量的諸如SRAM、DRAM、NAND Flash等類型的存儲(chǔ)器,并且其受軟錯(cuò)誤的影響隨集成電路工藝進(jìn)步錯(cuò)誤模式逐漸由單比特翻轉(zhuǎn)變?yōu)槎啾忍胤D(zhuǎn)。因此,需要采取一定的措施降低單粒子效應(yīng)對(duì)存儲(chǔ)器的影響,從而提高電子系統(tǒng)在輻射環(huán)境中的可靠性。以糾錯(cuò)碼技術(shù)為代表的系統(tǒng)級(jí)加固技術(shù)與工藝級(jí)、電路級(jí)、版圖級(jí)加固技術(shù)相比,其可操作層面高,不會(huì)改變?cè)械碾娐饭に嚥⑶页杀据^低容易實(shí)現(xiàn)。傳統(tǒng)系統(tǒng)級(jí)加固技術(shù)通常采用漢明碼作為加固方案,但隨著集成電路工藝的進(jìn)步這種糾正一位錯(cuò)誤檢測(cè)兩位錯(cuò)誤的碼顯然已經(jīng)不能滿足糾錯(cuò)需求,因此需要能糾正更多錯(cuò)誤的糾錯(cuò)碼作為加固方案。而在保證糾錯(cuò)能力滿足需求的同時(shí)也應(yīng)當(dāng)考慮碼率、實(shí)際電路面積、功耗、時(shí)延等問(wèn)題,尋求性能上的平衡。針對(duì)SRAM存儲(chǔ)器設(shè)... 

【文章來(lái)源】：西南科技大學(xué)四川省

【文章頁(yè)數(shù)】：80 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

Alsat-1衛(wèi)星內(nèi)存硬盤(pán)在2002年至2009年的日均SEU率

圖 1-2 存儲(chǔ)單元受軟錯(cuò)誤的影響[11]Fig.1-2 Memory cell affected by soft error[11]今集成電路工藝的進(jìn)步使存儲(chǔ)器芯片的集成度越來(lái)越高，目前納米工藝數(shù)量已經(jīng)達(dá)到百億級(jí)，這種增長(zhǎng)會(huì)導(dǎo)致存儲(chǔ)單元的間距變小，從而使單到更多的存儲(chǔ)單元，這會(huì)使得存儲(chǔ)器受單粒子翻轉(zhuǎn)影響的錯(cuò)誤模式逐漸（Single Bit Upset，SBU）轉(zhuǎn)變?yōu)槎啾忍胤D(zhuǎn)（Multiple Bit Upset，MBU，在 90nm 工藝下受重離子影響的存儲(chǔ)器 2 位翻轉(zhuǎn)出現(xiàn)的概率占 MBU 總]，并且由輻射劑量、粒子入射角度等因素的影響，極端情況下有發(fā)生 13[13]，在 65nm 工藝下存儲(chǔ)器 3 位與 4 位翻轉(zhuǎn)出現(xiàn)的概率占總概率的 45%工藝下極端情況有 18 位翻轉(zhuǎn)的可能[8]，可以看出存儲(chǔ)器隨著工藝的進(jìn)步 M位數(shù)是逐漸增多的，因此針對(duì)這種趨勢(shì)研究相應(yīng)的解決方案很有必要。如今，商用現(xiàn)貨（Commercial Off-The-Shelf，COTS）器件因其標(biāo)準(zhǔn)化的上的應(yīng)用具有很大的優(yōu)勢(shì)。商用現(xiàn)貨一般是指將商用器件購(gòu)買后直接應(yīng)如高密封性、高產(chǎn)量、成本低等優(yōu)點(diǎn)，但一般商用現(xiàn)貨未經(jīng)過(guò)抗輻射加固在使用商用現(xiàn)貨器件的基礎(chǔ)上設(shè)計(jì)加固方案以滿足所需的抗輻射性能是路。

1 緒論Error Correcting Code，ECC）目前廣泛應(yīng)用于通程也日漸成熟，而存儲(chǔ)器的錯(cuò)誤模式與通信系統(tǒng)式采取合理的方案，而在存儲(chǔ)器中使用的糾錯(cuò)碼求，在此基礎(chǔ)上尋求碼率、編譯碼復(fù)雜度（電路 所示。本文正是基于此背景，對(duì)存儲(chǔ)器抗單粒子


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