驗(yàn)證已成為系統(tǒng)芯片（SoC）設(shè)計(jì)所面臨的重大挑戰(zhàn),形式驗(yàn)證所能驗(yàn)證的電路規(guī)模遠(yuǎn)遠(yuǎn)不能滿足設(shè)計(jì)需要,基于仿真的驗(yàn)證方法一直占統(tǒng)治地位。課題主要研究基于仿真的SoC驗(yàn)證技術(shù)。首先,提出并實(shí)現(xiàn)一種向量自動生成算法——“基于遺傳算法和覆蓋率驅(qū)動的Verilog RTL功能驗(yàn)證向量自動生成算法”。反饋覆蓋率信息構(gòu)建閉環(huán)系統(tǒng),采用遺傳算法根據(jù)覆蓋率模型分析覆蓋率信息自動生成驗(yàn)證向量。然后,提出并實(shí)現(xiàn)一種故障模型——“Verilog RTL域故障模型”。域故障模型準(zhǔn)確全面地反映導(dǎo)致域錯誤的原因,域覆蓋率衡量驗(yàn)證工作的充分性,域測試點(diǎn)選擇策略快速生成域測試所需測試點(diǎn)。接著,實(shí)現(xiàn)基于C參考模型和SVA（System Verilog Assertion）的功能檢查方法。最后,提出并實(shí)現(xiàn)一種SoC芯片級快速驗(yàn)證方法——“基于C建模的SoC芯片級驗(yàn)證方法”。針對ARM處理器構(gòu)建AMBA周期精確模型,總線設(shè)備周期精確模型可由Verilog RTL生成,快速進(jìn)行周期精確的芯片級驗(yàn)證。以Garfield系列系統(tǒng)芯片1驗(yàn)證為平臺。模塊級驗(yàn)證過程中采用基于遺傳算法和覆蓋率驅(qū)動的驗(yàn)證向量自動生成算法生成驗(yàn)證向量,數(shù)據(jù)表明... 

【文章來源】：東南大學(xué)江蘇省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：116 頁

【學(xué)位級別】：博士

【部分圖文】：

制造能力和設(shè)計(jì)能力比較

東南大學(xué)博士學(xué)位論文圖，并做相應(yīng)的優(yōu)化、功耗、信號完整性等分析，同時圖的映射正確，這個過程也有成熟的商業(yè)化工具支持。使得我們現(xiàn)在的設(shè)計(jì)規(guī)模能達(dá)到數(shù)十百萬門。系統(tǒng)功能設(shè)計(jì)工程師用 RTL 代碼來實(shí)現(xiàn)自然語言描述的設(shè)計(jì)。不同工程師理解也會不同，到目前為止沒有一種成熟換，也沒工具能保證 RTL 代碼的描述功能完全等價于定義到 RTL 描述是整個設(shè)計(jì)流程中最容易引入錯誤的

- 3 -圖 1-3 首次失敗原因圖 1-1 顯示了芯片設(shè)計(jì)能力落后于芯片制造能力，圖 1-3 又進(jìn)一步說明驗(yàn)證是設(shè)計(jì)的瓶頸，上市時間完全受制于驗(yàn)證過程。圖 1-4 給出了設(shè)計(jì)能力、驗(yàn)證能力與制造能力之間的比較[4]，可以看出驗(yàn)證能力與制造能力之間的差距遠(yuǎn)大于設(shè)計(jì)能力與制造能力之間的差距。系統(tǒng)芯片（System On Chip，SoC）一般包括一個或者多個處理器（通用處理器和數(shù)字信號處理器）、片上總線、邏輯控制電路、時鐘控制電路、功耗控制電路、測試電路、片上 RAM、片上 ROM、片上 Flash、數(shù)模轉(zhuǎn)換電路、模擬電路和軟件。SoC的功能變得日益復(fù)雜，這使得 SoC 的驗(yàn)證更具挑戰(zhàn)性。從上面的分析得知，無論從時間、成本和人力資源來講，驗(yàn)證已經(jīng)成為左右整個項(xiàng)目進(jìn)展的環(huán)節(jié)

【參考文獻(xiàn)】：
期刊論文
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[3]系統(tǒng)芯片F(xiàn)PGA驗(yàn)證系統(tǒng)的軟件調(diào)試環(huán)境設(shè)計(jì)[J]. 羅春,田曉明,王集森,凌明.  電子器件. 2003(02)
[4]數(shù)字專用集成電路設(shè)計(jì)中的SystemC建模驗(yàn)證方法[J]. 羅琨,尹建華,黃天錫,曹陽,趙磊.  武漢大學(xué)學(xué)報(理學(xué)版). 2002(03)
[5]基因算法研究進(jìn)展[J]. 賀前華,韋崗,陸以勤.  電子學(xué)報. 1998(10)

博士論文
[1]VLSI RTL級模擬矢量自動生成技術(shù)研究[D]. 李暾.國防科學(xué)技術(shù)大學(xué) 2003



本文編號：2962091