隨著計算機軟硬件技術的不斷進步,高性能計算領域迅猛發(fā)展;高性能計算領域的迅猛發(fā)展同時又對高性能微處理器不斷提出新的需求。實現(xiàn)未來的超高性能計算機,硬件技術、體系結構、編程模型、算法、應用、工具等多個環(huán)節(jié)都面臨著來自性能、功耗、可靠性等多個因素的挑戰(zhàn)。處理器核的體系結構直接決定了處理器的性能、功耗、可靠性等特性,并且對系統(tǒng)編程模型、算法及應用都有顯著的影響。本文針對未來高性能計算所面臨的性能、功耗、可靠性等挑戰(zhàn),研究并提出一種高效能處理器核體系結構CAMPER（Core Architecture with Multi-thread,Power-Efficiency and Reliability）。CAMPER核基于一種精簡的EPIC（Explicit Parallel Instruction Computing）處理器體系結構設計,并擴展多線程和向量技術,利用先進的低功耗設計和高可靠性技術,在原型樣片TENT中實現(xiàn)。本文的主要貢獻和創(chuàng)新點有:1.設計了一種精簡的EPIC體系結構,作為CAMPER的基準結構。提出了一種順序發(fā)射、順序執(zhí)行、順序提交、亂序完成的鎖步執(zhí)行模型（In-order... 

【文章來源】：國防科技大學湖南省 211工程院校 985工程院校

【文章頁數(shù)】：129 頁

【學位級別】：博士

【部分圖文】：

超標量發(fā)射寬度與IPC和硬件復雜度的關系

1. 2 論文組織結構研究背景和研究思構。效能流水線技術、設計技術的相關研精簡核設計。介紹結構的設計，以及量擴展技術。介紹所做的向量指令集其進行了性能分析術。介紹了體系結對低功耗設計效果術。介紹了 CAM錯執(zhí)行模型。了以 CAMPER 核構

已經從指令級并行性開發(fā)轉到任務的限制導致無法使用更加激進的指數(shù)據(jù)中心等應用領域，系統(tǒng)運營的主外，功耗的增加會使處理器的可靠理器的發(fā)展已不再單純的追求性能[20]。用處理器中，高效能流水線設計的25]和 Intel 公司的 ITANIUM2 處理器。器流水線結構 公司 2007 年發(fā)布的一款高效能理器核，每個核支持 2 個硬件線程，B 私有一級數(shù)據(jù) Cache 和 4MB 私有示。

【參考文獻】：
期刊論文
[1]CSP多核處理器芯片的低功耗設計[J]. 高軍,王永文,郭維,黃安文.  上海交通大學學報. 2013(01)
[2]基于線程級的同時多線程處理器功耗評估[J]. 張朝中,何立強,徐曉東.  計算機工程. 2010(14)
[3]緩解同時多線程結構中線程對關鍵資源的競爭[J]. 印杰,江建慧.  計算機科學. 2010(03)
[4]一種支持同時多線程的VLIW DSP架構[J]. 沈鉦,孫義和.  電子學報. 2010(02)
[5]龍芯2號處理器的同時多線程設計[J]. 李祖松,許先超,胡偉武,唐志敏.  計算機學報. 2009(11)
[6]面向實時流處理的多核多線程處理器訪存隊列[J]. 田杭沛,高德遠,樊曉椏,朱怡安.  計算機研究與發(fā)展. 2009(10)
[7]SpMT WaveCache:開發(fā)數(shù)據(jù)流計算機中的推測多線程[J]. 裴頌文,吳百鋒.  計算機學報. 2009(07)
[8]多核多線程處理器二級Cache預取結構的設計[J]. 楊可,樊曉椏,王黨輝.  計算機工程與應用. 2009(10)
[9]同時多線程處理器上的Cache性能分析與優(yōu)化[J]. 隋秀峰,吳俊敏,陳國良.  小型微型計算機系統(tǒng). 2009(01)
[10]面向多線程多道程序的加權共享Cache劃分[J]. 所光,楊學軍.  計算機學報. 2008(11)

博士論文
[1]納米集成電路軟錯誤分析與緩解技術研究[D]. 孫巖.國防科學技術大學 2010
[2]多核微處理器容軟錯誤設計關鍵技術研究[D]. 龔銳.國防科學技術大學 2008
[3]超深亞微米微處理器漏流功耗的體系結構級優(yōu)化技術研究[D]. 張承義.國防科學技術大學 2006
[4]面向動態(tài)二進制翻譯的動態(tài)優(yōu)化和微處理器體系結構支撐技術研究[D]. 唐遇星.國防科學技術大學 2005

碩士論文
[1]EPIC體系結構研究與流水線設計及實現(xiàn)[D]. 高軍.中國人民解放軍國防科學技術大學 2002



本文編號：2909504