發(fā)布時間：2020-11-20 01:11

　　 本文面向X流處理器的應用需求設計了一款64位高性能整數(shù)加法器,為了能夠使它獲得較快的速度并達到較小的版圖面積,本文采用全定制設計方法并結(jié)合動態(tài)多米諾邏輯進行設計。本論文的主要工作包括: 一、設計并實現(xiàn)了一款64位高性能整數(shù)加法器,采用全定制設計方法并結(jié)合動態(tài)電路進行設計。版圖的最終模擬結(jié)果表明,在130納米工藝,SS條件下測得關(guān)鍵路徑的延時約為680ps。通過將本設計與其它的64位加法器設計進行對比分析后得知,本設計在速度、面積和功耗方面均具有較好的性能優(yōu)勢。 二、由于動態(tài)電路是一種高速的且對噪聲影響相對敏感的電路,本文針對噪聲形成的原因,深入地分析了動態(tài)結(jié)點上引入的噪聲可能對電路性能造成的不利影響。根據(jù)動態(tài)多米諾邏輯的特點,本文提出了一種優(yōu)化多米諾邏輯的方法一偏斜CMOS邏輯優(yōu)化法,該方法使多米諾邏輯在速度和噪聲容限方面進行了很好的折中,從而使得它不僅可以具有較快的速度,而且具有較好的抗噪聲能力。 三、為了找到能夠?qū)崿F(xiàn)高速加法器電路的設計結(jié)構(gòu),本文對目前流行的并行前綴算法及其實現(xiàn)的幾種先進的“進位樹”結(jié)構(gòu)進行了深入地分析和研究。經(jīng)過研究發(fā)現(xiàn),傳統(tǒng)的Han-Carlson樹在邏輯級數(shù)、布線通道和最大扇出方面都具有相對較優(yōu)的性能。在此基礎上,本文提出了對傳統(tǒng)Han-Carlson樹進行改進的辦法,使改進后的進位樹的性能進一步提高。此外,本文還對Han-Carlson樹的電路實現(xiàn)形式進行了討論,為了保證加法器的整體性能,本文還對加法器的電路結(jié)構(gòu)進行了大量的研究和優(yōu)化工作。 四、采用層次化全定制版圖設計流程進行加法器的版圖設計,為了達到較優(yōu)的性能及較小的面積代價,本文通過精心、細致的布局規(guī)劃對版圖的形狀和大小進行了反復的調(diào)整和優(yōu)化,并最終使設計達到了要求。另外,對深亞微米工藝下長互連線的延時優(yōu)化技術(shù)進行了深入的分析,這些技術(shù)對于減小由長互連線造成的大延時具有很好的效果,因而得到了廣泛地應用。
【學位單位】：國防科學技術(shù)大學
【學位級別】：碩士
【學位年份】：2008
【中圖分類】：TP332.2
【部分圖文】：

國防科技大學研究生院學位論文圖2.3的電路結(jié)構(gòu)就會發(fā)現(xiàn):超前進位加法器是通過增加了許多額外邏輯來達到快進位信號的，這些邏輯的復雜度或級數(shù)將會隨著操作數(shù)位數(shù)的增加而迅速地增加，就會成為決定加法器性能的關(guān)鍵路徑。因此，可以說超前進位加法器的延時與位數(shù)是一種理想的情況，實際情況會有較大的差別，真正的延時至少隨位數(shù)的增加而線加。為了有效地發(fā)揮超前進位加法器的特長，可以采用組內(nèi)超前進位而組間串行進法器電路結(jié)構(gòu)，此電路結(jié)構(gòu)如圖2.5所示。另外，在文獻[20][21][22]〔23]中還介紹了進位算法演變而來的幾種加法器算法如HueyLing算法、BrentseKung算法、ELM算Kogg處Stone算法。6川，I(il”川0切卿《沼件(云7萬，7《涌l場吸;51污(神川6〕護1(12刃(二1Pl(扣即

C7以CS以C3CZCI丁。廠|。rlesIO一c一ll圖2.516位4位一組組內(nèi)超前進位、組間串行進位加法器邏輯框圖綴加法器(PPA)加法器將加法操作的“進位產(chǎn)生”部分與“和產(chǎn)生”部分分離并行執(zhí)行，最后在它們的尾部通過“二選一”開關(guān)將它們匯合�！斑M位產(chǎn)生”部分通過將每位的“進位傳播”信號(Pi)和成遞歸的樹形結(jié)構(gòu)，稱為“進位樹”。每一位的進位信號按照位樹上逐級進行傳播和計算，并最終在進位樹的尾部輸出所需這種16位的并行前綴加法器進位樹的一種實現(xiàn)結(jié)構(gòu)[25l。與此時計算進位分別為“O”和“1”的兩個加法運算結(jié)果，這通�，F(xiàn)，等到由進位樹上產(chǎn)生的進位信號來到時，最終的運算結(jié)果擇輸出。因此，并行前綴加法器是超前進位加法器和進位選擇以又被稱為“稀疏樹結(jié)構(gòu)加法器”[23][24]。這種加法器在速度、折中。

器在運算速度方面相差不大，都能達到更快的速度，但是在面積方面超前進位加法器要比進位選擇加法器大得多;在這五種加法器結(jié)構(gòu)中，并行前綴加法器的速度最快并且面積的增加相對較小[27];它們之間在運算速度和面積代價方面的差別如圖2.7所示。畫麗;}旦以!一D“S^{一9“叫旦些些圖2.7各種加法器速度和面積的比較示意圖2.2并行前綴算法分析并行前綴加法器因其卓越的性能優(yōu)勢而成為目前最常用的加法器實現(xiàn)結(jié)構(gòu)之一，本節(jié)內(nèi)容將對它的實現(xiàn)算法進行深入地探討與分析。并行前綴運算的基本思想為:首先計算每位的“位進位產(chǎn)生”函數(shù)(Gi)和“位進位傳遞”函數(shù)(P;)，再通過“前綴運算”單元計算“塊進位產(chǎn)生”函數(shù)(Gi戶和“塊進位傳遞”函數(shù) (Pij)，并將所有的“前綴運算”單元按照一定的規(guī)律組織成遞歸的“進位樹”，這樣每一位的“進位”信號就會通過“進位樹”的傳遞作用通過其上的運算結(jié)點一步一步地計算出來。在這里提到了一個重要的概念即“前綴運算128]”。為了使敘述過程簡單明了，首先從“位進位產(chǎn)生”函數(shù)(Gi)和“位進位傳遞”函數(shù)(Pi)的定義及作用說起:第8頁
【相似文獻】

相關(guān)博士學位論文 前1條

1 孫海平;計算機算術(shù)中若干前綴計算問題的研究[D];合肥工業(yè)大學;2006年

相關(guān)碩士學位論文 前10條

1 范小飛;64位1.47GHz高性能整數(shù)加法器的研究與設計[D];國防科學技術(shù)大學;2008年

2 馬蕊;數(shù)據(jù)TLB的全定制設計與實現(xiàn)[D];國防科學技術(shù)大學;2010年

3 郭海勇;65nm工藝運算器全定制設計技術(shù)與方法[D];國防科學技術(shù)大學;2011年

4 高海霞;32位浮點加法器的優(yōu)化設計[D];西安電子科技大學;2002年

5 王洪翰;X處理器中高速寄存器文件全定制設計與實現(xiàn)[D];國防科學技術(shù)大學;2009年

6 黎文福;基于精簡指令8位微控制器全定制設計[D];西安電子科技大學;2007年

7 鄧廷;X微處理器多媒體加法部件設計與驗證[D];國防科學技術(shù)大學;2006年

8 陳霞;X微處理器多媒體移位器的設計與MMX部件的系統(tǒng)級驗證[D];國防科學技術(shù)大學;2006年

9 林楊;二級Cache Tag中SRAM的全定制設計與實現(xiàn)[D];國防科學技術(shù)大學;2009年

10 賀鵬;大規(guī)模、多端口高速寄存器文件全定制設計與實現(xiàn)[D];國防科學技術(shù)大學;2005年

本文編號：2890711