本論文研究內容來自西北工業(yè)大學航空微電子中心所承擔的某預研課題，以參與的32位嵌入式微處理器“龍騰R2”的設計工作為基礎，設計并實現(xiàn)了基于雙端口RAM的數(shù)據Cache，該Cache應用于“龍騰R2”微處理器，能夠實現(xiàn)數(shù)據同步偵聽，提高多機環(huán)境下處理器的性能；并在雙端口RAM基礎上，對多端口數(shù)據Cache進行研究，提出一個16端口數(shù)據Cache的實現(xiàn)方案。 作者的主要工作如下： 1．對“龍騰R2”微處理器體系結構和雙端口RAM特性進行了分析，在此基礎上，設計并實現(xiàn)了適應PowerPC指令集系統(tǒng)結構的雙端口數(shù)據Cache，并應用于“龍騰R2”微處理器中，經仿真分析，其功能和PowerPC750完全兼容。 2．研究了“龍騰R2”數(shù)據Cache一致性協(xié)議，在雙端口RAM基礎上，實現(xiàn)了“龍騰R2”數(shù)據Cache的同步偵聽操作，解決了“龍騰R2”微處理器在多機系統(tǒng)下高速緩存一致性帶來的沖突問題。 3．研究了目前流行的驗證技術，總結出了一套適用于“龍騰R2”特性的驗證方法。構建仿真驗證平臺，采用直接測試和隨機測試的方法完成雙端口數(shù)據Cache的驗證，代碼覆蓋率和功能覆蓋率都達到了100％。 4．對雙端口數(shù)據Cache進行擴展研究，設計了一個16端口數(shù)據Cache，與單端口實現(xiàn)的16端口數(shù)據Cache相比，數(shù)據Cache平均訪問時間降低了20％左右，且硬件實現(xiàn)相對簡單，占用芯片面積少。 本文設計的基于雙端口RAM的數(shù)據Cache應用到“龍騰R2”微處理器芯片中，該芯片目前已經流片成功，并通過了實時監(jiān)控程序和嵌入式操作系統(tǒng)VxWorks的測試，其指令集和接口時序與PowerPC750處理器完全兼容。
【學位單位】：西北工業(yè)大學
【學位級別】：碩士
【學位年份】：2007
【中圖分類】：TP332
【部分圖文】：

而如果保持Cache的路數(shù)一定，那么就會導致Cache的組數(shù)減少，從而容量缺失增加。圖2一3所示是在文獻129]中，不同cache容量情況下，缺失率和行大小之間的關系。由這個圖可以明顯地得出，在增大Cache行大小的過程中，首先缺失率會隨著Cache行大小的增加而減少，達到一定的程度以后，如果繼續(xù)增加Cache行大小，Cache的缺失率就會上升。缺失率較低的情況是在行大小為32或64處。圖2一3五種不同容量Cache的缺失率和行大小的關系文獻130烤旨出數(shù)據cache的行大小應該是傳輸數(shù)據塊大小的一倍或者兩倍，“龍騰咫”采用總線60x支持32字節(jié)的突發(fā)式傳送

一一二二二.二二二.二二留獸粵二個地址和某一特定的數(shù)據輸入輸出(1/0)端口相連的。通用的SRAM陣列和它的外圍電路如圖2一7所示，由二維實際存儲單元構成。對小型存儲器，每行可存儲一個數(shù)據字(對于更大的存儲器一行可存多個數(shù)據字)。呼呼督黔 黔 嘟嘟嘟嘟 嘟嘟竄 竄一…贏 贏 贏協(xié)燕甲一有尸尸，，，州龔勝:一 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;臀 臀 ......比 ::::::::::二濘叮吧尸卿鄧炸醉卿介介 介一…器澳 澳、、、 、、 、、爪二”，寫拼魷戶 戶 戶 戶 lllllllll叮:_護.止、 、 、 、卜卜山山提列地址譯碼器 器 內內部時 時 時時時時時時時時時時時時時 時電源 源鐘鐘 鐘 鐘鐘鐘鐘鐘鐘鐘鐘鐘鐘鐘鐘鐘 鐘開關 關列 列 列列地址寄存器 器 器 器圖2一 7SRAM結構框圖一個簡單的CMOS一SRAM單元由兩個交叉禍合的反相器構成，兩個訪問晶體管和這兩個反相器連接作為互補的位線，如圖2一8所示。位線O位線1二GND圖2一 8SRAM存儲單元執(zhí)行讀操作時，位線(hithne)被預充電到某一值(例如VDD)

較結果的命中信號和訪問類型控制數(shù)據的操作。幾gRAM也是雙端口的，每個端口都有一套獨立的譯碼電路、讀寫電路、比較電路和命中指示電路，彼此之間功能獨立，其邏輯結構如圖3一6所示。來自MNIU20位月癱獲第第彝路之奢位 位位第I路辛琴位 位位第娜歡位 位衰衰巍數(shù)據 據據嘛數(shù)據 據據飯點數(shù)據 :::嚼嚼墓墓 墓通夕撰琢紐 -----顧現(xiàn)龔 龔 龔補渭贅……理 理 理理灌舞 舞 舞架稼器澳 澳 澳 澳判判斷選選 選·癸吐斷選選 擇 擇 擇 擇 擇 擇 圖3一6命中判斷邏輯命中邏輯完成的功能:1、若是Load、Store和Cache控制操作，判斷是否在Cache命中，還要根據當前訪問的類型、命中情況、Cache的控制標志以及當前的MEI狀態(tài)產生新的MEI狀態(tài)等。2、判斷偵聽是否命中。3.2.4存儲單元的實現(xiàn)對于數(shù)據Cache的DataRAM部分而言，每一路是深度為128，寬度為256(32個字節(jié))的結構。用8個256x128SRAM實現(xiàn)數(shù)據Cache的DataRAM，讀操作需要兩拍，讀出后拼接成256的數(shù)據。寫DataRAM時，也需要兩拍完成。DataRAM的結構組成如圖3一7所示。數(shù)據Cache的8路組相聯(lián)結構
【引證文獻】

相關碩士學位論文 前2條

1 游夏;嵌入式多機交叉調試器的設計與實現(xiàn)[D];復旦大學;2008年

2 胡濤;面向存儲器完整性驗證的Cache設計[D];華中科技大學;2011年

本文編號：2888374