CPU芯片應用驗證是CPU設計過程中保證其可靠性的重要環(huán)節(jié)。隨著芯片規(guī)模不斷擴大，復雜度不斷提高，驗證成為現代化芯片設計中的一個重要瓶頸。本課題旨在設計SM8260應用驗證硬件平臺系統(tǒng)，以便在該平臺上對芯片的功能、性能、電氣參數、適應性指標和軟件兼容性從應用的角度進行測試和驗證。 論文首先分析了國內外CPU芯片驗證的現狀及主要驗證方法。接著介紹了待測CPU芯片SM8260的體系結構，主要包含G2核、系統(tǒng)接口單元(SIU)、通信處理模塊(CPM)。然后重點闡述了CPU芯片應用驗證硬件平臺的總體設計方案，對該應用驗證測試平臺硬件部分的具體實現進行了詳細的論述，給出了基本的硬件電路，完成了8層PCB板的布線。此硬件平臺主要包括SM8260基本系統(tǒng)、二級緩存(L2Cache)設計、通信接口單元設計和FPGA設計。最后闡述了SM8260 L1Cadhe及L2 Cache初始化過程，對Cache性能進行了評測，分析了測試結果。 由于此測試平臺已具備一些外圍設備接口，稍加擴充或修改就可支持嵌入式應用系統(tǒng)的開發(fā)，具有較強的實際應用價值和廣泛的應用前景。
【學位單位】：中南大學
【學位級別】：碩士
【學位年份】：2007
【中圖分類】：TP368.11
【部分圖文】：

上也導致SM826O的 LZCache軟硬件設計相對復雜。SM8260最多可擴展4片MPC2605，總的二級緩存空間可以達到1024K。MPC2605具有83MHz的帶寬，通過60x總線與SM8260連接。圖3一9是MPC2605的內部結構框圖，下面將簡單介紹這3種模式，本系統(tǒng)中僅實現了 LZCache的寫通模式(write一 throughmode)。罵三三耀瓤瓢l(fā)土二裝6OX舊阮15粉nt曰rf口心eCFGLZC吐a右n， LZFI‘乃hLZ卜月毖SS.ntlLZ飛’ agC‘rLZUPdatelnh聲氣PEN八‘A尸馨馨馨馨馨二二二 二OHOLDp圖3一 9MPC2605內部結構框圖3.2.1回寫模式這種模式下數據一般只寫到 LZCaChe，不經過主存，使得存儲變得更快。但有可能出現 LZCaChe中的數據得到更新而主存中的數據不變(數據陳舊)的情況�？稍� LZCaChe中設一標志地址及數據陳舊的信息，只有當 LZCache中的數據被再次更改時，才將原更新的數據寫入主存相應的單元中，然后再接受再次更新的數據。這樣保證了 LZCache和主存中的數據不致產生沖突。3.2.2寫通模式任一從CPU發(fā)出的寫信號送到 LZCache的同時，也寫入主存，以保證主存
【參考文獻】

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本文編號：2885020