近年來(lái),處理器內(nèi)核的工作頻率及處理器內(nèi)部指令執(zhí)行并行度的不斷增加,使單位時(shí)間內(nèi)處理器內(nèi)核的訪存頻度不斷增加,導(dǎo)致處理器對(duì)訪存效率的要求也越來(lái)越高。然而,與處理器性能提高的速度相比,內(nèi)存設(shè)備工作效率提高的速度相當(dāng)緩慢。目前,內(nèi)存訪問(wèn)的較長(zhǎng)延時(shí)和較低帶寬已經(jīng)成為制約計(jì)算機(jī)系統(tǒng)性能提高的主要因素,因此,對(duì)控制內(nèi)存設(shè)備的存儲(chǔ)控制系統(tǒng)進(jìn)行性能優(yōu)化方面的研究是非常有意義的。 本文從減少系統(tǒng)訪存延時(shí)和增加系統(tǒng)訪存帶寬的角度出發(fā),結(jié)合龍芯2號(hào)處理器運(yùn)行SPEC CPU2000測(cè)試程序時(shí)的內(nèi)存訪問(wèn)行為,系統(tǒng)地研究了存儲(chǔ)控制系統(tǒng)的性能優(yōu)化技術(shù)。本文的主要貢獻(xiàn)及創(chuàng)新點(diǎn)如下: 1.利用現(xiàn)代內(nèi)存設(shè)備所支持的訪問(wèn)模式(Close page模式/Open page模式)以及內(nèi)存設(shè)備中多個(gè)存儲(chǔ)體(bank)可以并發(fā)訪問(wèn)的特性,結(jié)合龍芯2號(hào)處理器運(yùn)行SPEC CPU2000測(cè)試程序時(shí)的內(nèi)存訪問(wèn)行為特征,提出了一種基于存儲(chǔ)體訪問(wèn)歷史表的動(dòng)態(tài)內(nèi)存設(shè)備page管理策略以提高內(nèi)存設(shè)備的訪問(wèn)效率。 2.提出了一種在存儲(chǔ)控制系統(tǒng)中實(shí)現(xiàn)的預(yù)取結(jié)構(gòu)。該預(yù)取電路基于stream buffer預(yù)取技術(shù),結(jié)合龍芯2號(hào)處理器運(yùn)行SPEC CPU2000測(cè)試程序時(shí)的內(nèi)存訪問(wèn)行為特征來(lái)對(duì)訪存stream進(jìn)行定位。為了減少預(yù)取操作對(duì)系統(tǒng)有效訪存帶寬的負(fù)面影響,在預(yù)取電路中利用動(dòng)態(tài)page管理電路所提供的內(nèi)存設(shè)備page狀態(tài)信息對(duì)預(yù)取操作的發(fā)起時(shí)機(jī)進(jìn)行了管理。 3.結(jié)合目前龍芯2號(hào)處理器系統(tǒng)總線的相關(guān)特征,提出了一種在存儲(chǔ)控制系統(tǒng)內(nèi)部實(shí)現(xiàn)的寫緩存技術(shù)以提高系統(tǒng)的有效訪存帶寬。 4.提出了一種基于Split transaction技術(shù)并且與目前龍芯2號(hào)處理器系統(tǒng)總線協(xié)議相結(jié)合的系統(tǒng)總線傳輸協(xié)議。在改進(jìn)的系統(tǒng)總線傳輸協(xié)議中,通過(guò)簡(jiǎn)潔的握手機(jī)制保證了系統(tǒng)總線上多個(gè)讀操作所對(duì)應(yīng)的命令與數(shù)據(jù)被分離交疊地傳輸。 論文對(duì)上述優(yōu)化策略進(jìn)行了大量的實(shí)驗(yàn)和測(cè)試。實(shí)驗(yàn)結(jié)果表明:動(dòng)態(tài)page管理策略、預(yù)取技術(shù)以及寫緩存技術(shù)結(jié)合在一起,可使龍芯2號(hào)處理器的有效訪存帶寬提高近一倍,并且使龍芯2號(hào)處理器運(yùn)行SPEC CPU2000測(cè)試程序時(shí)的平均IPC(Instructions per Cycle)提高10%以上;改進(jìn)的系統(tǒng)總線傳輸協(xié)議使得系統(tǒng)有效訪存帶寬得到明顯的提高;另外,在改進(jìn)總線傳輸協(xié)議的基礎(chǔ)上,本文所提出的存儲(chǔ)控制系統(tǒng)性能優(yōu)化技術(shù)依然能夠使得處理器的IPC提高10%左右。上述實(shí)驗(yàn)結(jié)果說(shuō)明:本文所提出的存儲(chǔ)控制系統(tǒng)性能優(yōu)化技術(shù)對(duì)系統(tǒng)訪存性能的提高是相當(dāng)明顯的。
【學(xué)位單位】：中國(guó)科學(xué)院研究生院（計(jì)算技術(shù)研究所）
【學(xué)位級(jí)別】：博士
【學(xué)位年份】：2005
【中圖分類】：TP333
【文章目錄】：
摘要
圖目錄
表目錄
第一章 引言
    1.1 在計(jì)算機(jī)系統(tǒng)中進(jìn)行訪存性能優(yōu)化的必要性
    1.2 存儲(chǔ)控制系統(tǒng)及其對(duì)計(jì)算機(jī)系統(tǒng)訪存性能的影響
        1.2.1 存儲(chǔ)控制系統(tǒng)簡(jiǎn)介
        1.2.2 存儲(chǔ)控制系統(tǒng)對(duì)計(jì)算機(jī)系統(tǒng)訪存性能的影響
    1.3 存儲(chǔ)控制系統(tǒng)的訪存性能量化指標(biāo)
        1.3.1 延遲（latency）
        1.3.2 帶寬（bandwidth）
    1.4 本文的貢獻(xiàn)
    1.5 論文的組織
第二章 存儲(chǔ)控制系統(tǒng)性能優(yōu)化技術(shù)研究現(xiàn)狀
    2.1 DRAM 內(nèi)存結(jié)構(gòu)簡(jiǎn)介
        2.1.1 DRAM 體系結(jié)構(gòu)
        2.1.2 工業(yè)界通用的DRAM 種類及其特征
    2.2 內(nèi)存結(jié)構(gòu)優(yōu)化技術(shù)
    2.3 內(nèi)存控制策略分析
        2.3.1 Close page 策略
        2.3.2 Open page 策略
        2.3.3 刷新控制策略
        2.3.4 地址映射機(jī)制
    2.4 訪存延時(shí)優(yōu)化技術(shù)
        2.4.1 訪存順序調(diào)度技術(shù)
        2.4.2 基于內(nèi)存控制電路的預(yù)取技術(shù)
    2.5 訪存帶寬優(yōu)化技術(shù)
        2.5.1 多體交叉存儲(chǔ)組織技術(shù)
        2.5.2 存儲(chǔ)體訪問(wèn)沖突避免技術(shù)
        2.5.3 雙通道及多通道技術(shù)
        2.5.4 處理器片內(nèi)集成內(nèi)存控制電路
        2.5.5 與操作系統(tǒng)相結(jié)合的訪存帶寬優(yōu)化技術(shù)
    2.6 系統(tǒng)總線性能優(yōu)化技術(shù)
        2.6.1 信號(hào)高速傳輸技術(shù)
        2.6.2 系統(tǒng)總線體系結(jié)構(gòu)優(yōu)化技術(shù)
    2.7 小結(jié)
第三章 存儲(chǔ)控制系統(tǒng)性能評(píng)估環(huán)境簡(jiǎn)介
    3.1 龍芯2 號(hào)存儲(chǔ)控制系統(tǒng)結(jié)構(gòu)簡(jiǎn)介
    3.2 龍芯2 號(hào)存儲(chǔ)控制系統(tǒng)內(nèi)部互連及仲裁機(jī)制
        3.2.1 內(nèi)部互連機(jī)制
        3.2.2 互連總線協(xié)議
        3.2.3 仲裁機(jī)制的實(shí)現(xiàn)
        3.2.4 處理器系統(tǒng)接口與內(nèi)存設(shè)備之間的訪存通路
    3.3 內(nèi)存控制電路的設(shè)計(jì)
        3.3.1 DDR SDRAM 的特征
        3.3.2 DDR SDRAM 控制器設(shè)計(jì)
    3.4 龍芯2 號(hào)處理器結(jié)構(gòu)簡(jiǎn)介
    3.5 性能評(píng)估程序簡(jiǎn)介
        3.5.1 SPEC CPU2000 簡(jiǎn)介
        3.5.2 STREAM 測(cè)試程序簡(jiǎn)介
    3.6 小結(jié)
第四章 基于Page 管理策略的內(nèi)存控制電路性能優(yōu)化
    4.1 page 管理策略對(duì)訪存延時(shí)的影響
    4.2 龍芯2 號(hào)處理器針對(duì)SPEC CPU2000 測(cè)試程序Page 命中率分析
    4.3 基于存儲(chǔ)體訪問(wèn)歷史表的page 管理策略
        4.3.1 設(shè)計(jì)思想
        4.3.2 算法描述
        4.3.3 閾值的選擇
        4.3.4 電路實(shí)現(xiàn)
    4.4 性能分析
        4.4.1 對(duì)處理器平均訪存延時(shí)的影響
        4.4.2 對(duì)處理器訪存帶寬的影響
        4.4.3 對(duì)處理器IPC 值的影響
    4.5 小結(jié)
第五章 與內(nèi)存控制電路相結(jié)合的一種預(yù)取策略
    5.1 硬件預(yù)取策略分析
    5.2 龍芯2 號(hào)處理器的內(nèi)存訪問(wèn)行為分析
        5.2.1 空間局部性分析
        5.2.2 時(shí)間局部性分析
    5.3 一種與內(nèi)存控制電路相結(jié)合的預(yù)取策略
    5.4 Stream 過(guò)濾機(jī)制
    5.5 STB（stream buffer）管理電路
    5.6 性能分析
        5.6.1 對(duì)處理器平均訪存延時(shí)的影響
        5.6.2 對(duì)處理器有效訪存帶寬的影響
        5.6.3 對(duì)處理器IPC 值的影響
    5.7 小結(jié)
第六章 一種寫緩存技術(shù)的設(shè)計(jì)與實(shí)現(xiàn)
    6.1 存儲(chǔ)控制系統(tǒng)中實(shí)現(xiàn)寫緩存的背景介紹
    6.2 寫緩存電路的設(shè)計(jì)與實(shí)現(xiàn)
    6.3 寫緩存深度的選擇
    6.4 性能分析
        6.4.1 對(duì)處理器訪存帶寬的影響
        6.4.2 對(duì)處理器IPC 值的影響
    6.5 小結(jié)
第七章 一種改進(jìn)的系統(tǒng)總線及其對(duì)系統(tǒng)性能的影響
    7.1 龍芯2 號(hào)存儲(chǔ)控制系統(tǒng)現(xiàn)有系統(tǒng)總線的特征與不足
    7.2 一種改進(jìn)的系統(tǒng)總線協(xié)議
        7.2.1 系統(tǒng)總線的信號(hào)組成
        7.2.2 系統(tǒng)總線讀/寫事務(wù)傳輸協(xié)議
        7.2.3 數(shù)據(jù)傳輸正確性的保證
        7.2.4 改進(jìn)后的系統(tǒng)總線對(duì)存儲(chǔ)控制系統(tǒng)性能優(yōu)化技術(shù)的影響
    7.3 性能分析
        7.3.1 改進(jìn)的系統(tǒng)總線傳輸協(xié)議對(duì)系統(tǒng)性能的影響
        7.3.2 本文的性能優(yōu)化技術(shù)在改進(jìn)的系統(tǒng)總線的基礎(chǔ)上對(duì)系統(tǒng)性能的影響
    7.4 小結(jié)
第八章 結(jié)束語(yǔ)
    8.1 本文工作總結(jié)
    8.2 下一步研究方向
參考文獻(xiàn)
致 謝
作者簡(jiǎn)歷

【相似文獻(xiàn)】

相關(guān)博士學(xué)位論文 前1條

1 李文;存儲(chǔ)控制系統(tǒng)性能優(yōu)化技術(shù)研究[D];中國(guó)科學(xué)院研究生院（計(jì)算技術(shù)研究所）;2005年

相關(guān)碩士學(xué)位論文 前2條

1 陳瑜;龍芯2號(hào)鏈接后優(yōu)化器的實(shí)現(xiàn)與分析[D];中國(guó)科學(xué)院研究生院（計(jì)算技術(shù)研究所）;2006年

2 潘杰;聚芯SoC高性能訪存技術(shù)研究[D];中國(guó)科學(xué)院研究生院（計(jì)算技術(shù)研究所）;2006年

本文編號(hào)：2880600