隨著空天技術(shù)的飛速發(fā)展,對(duì)抗輻照集成電路的需求越來(lái)越高。DDR存儲(chǔ)控制器是集成電路內(nèi)部的重要模塊,是系統(tǒng)芯片與存儲(chǔ)顆粒之間溝通的橋梁。軟錯(cuò)誤是導(dǎo)致芯片在太空環(huán)境中失效的主要原因。因此研究DDR存儲(chǔ)控制器的物理設(shè)計(jì)及軟錯(cuò)誤加固技術(shù)具有非常重要的意義。本文基于SMIC40nm CMOS工藝,完成了400MHz的DDRⅡ存儲(chǔ)控制器的版圖設(shè)計(jì)。采用層次化的設(shè)計(jì)方法,將DDRⅡ存儲(chǔ)控制器分為DDR頂層、data_slice和DLL三個(gè)模塊分別進(jìn)行版圖設(shè)計(jì),解決了設(shè)計(jì)過(guò)程中EDA工具運(yùn)行時(shí)間過(guò)長(zhǎng)、迭代次數(shù)過(guò)多的問(wèn)題。通過(guò)合理規(guī)劃布局,調(diào)整電源網(wǎng)絡(luò)方案,設(shè)置模塊約束的方法,解決了DDR頂層布線過(guò)程中存在的大量擁塞。采用手動(dòng)規(guī)劃時(shí)鐘網(wǎng)絡(luò)、添加反相器的方法解決了時(shí)鐘信號(hào)到data_slice模塊的時(shí)鐘平衡問(wèn)題。通過(guò)利用時(shí)鐘網(wǎng)絡(luò)的有用偏差,給時(shí)序單元時(shí)鐘端口設(shè)置插入延時(shí)的方法,大大降低了data_slice模塊的時(shí)序收斂難度。采用靜態(tài)時(shí)序分析的方法,對(duì)DDRⅡ存儲(chǔ)控制器版圖進(jìn)行了時(shí)序驗(yàn)證。為了解決DDRⅡ存儲(chǔ)控制器在不同工作條件下時(shí)序可靠性的問(wèn)題,在工藝、電壓、溫度等不同工藝角下對(duì)其進(jìn)行了時(shí)序驗(yàn)證。對(duì)于時(shí)序驗(yàn)證過(guò)程中出現(xiàn)的時(shí)序違反,采用ECO的方法給以修復(fù)。為了確保DDRⅡ存儲(chǔ)控制器最終網(wǎng)表與初始網(wǎng)表功能一致,對(duì)其進(jìn)行了功能等價(jià)檢查。DRC、LVS、Antenna檢查結(jié)果表明,DDRⅡ存儲(chǔ)控制器的物理設(shè)計(jì)達(dá)到驗(yàn)收標(biāo)準(zhǔn)。基于已經(jīng)完成的DDRⅡ存儲(chǔ)控制器版圖,本文提出了一種選擇性電路單元加固方法。構(gòu)建軟錯(cuò)誤發(fā)生模型,利用鏡像分析的方法,得到電路中觸發(fā)器的敏感性。通過(guò)腳本的方式重復(fù)軟錯(cuò)誤實(shí)驗(yàn),篩選出敏感系數(shù)比較高的觸發(fā)器。采用抗輻照標(biāo)準(zhǔn)單元替換的方法,完成了DLL模塊的軟錯(cuò)誤加固。分析結(jié)果表明,選擇性電路單元加固方法可以在不影響電路性能的基礎(chǔ)上實(shí)現(xiàn)軟錯(cuò)誤加固。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TP333
【部分圖文】：

圖2.7 存儲(chǔ)體電源網(wǎng)絡(luò)連接圖域電源網(wǎng)絡(luò)的連接如圖 2.8 所示。首先由縱向的電源條 M3 相連，然后橫向的 M7 與縱向的 M6 通過(guò) V6 孔互連。相鄰互連，一層一層往上完成最終電源網(wǎng)絡(luò)的互連。

Pin的布局與IObuffer圖

Placement后擁塞報(bào)告圖
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本文編號(hào)：2880377