在浮點(diǎn)運(yùn)算中,乘法運(yùn)算效率直接決定處理器的主頻,同時乘法運(yùn)算又以整數(shù)加法運(yùn)算為基礎(chǔ)。因此設(shè)計一種執(zhí)行效率較高的整數(shù)加法結(jié)構(gòu)和浮點(diǎn)乘法結(jié)構(gòu)對處理器性能的提高可以起到很重要的作用。本文分析了當(dāng)前各種整數(shù)加法算法,包括行波進(jìn)位加法、超前進(jìn)位加法、進(jìn)位選擇加法等,提出了一種以半加器為基礎(chǔ)的整數(shù)加法算法——桶形整數(shù)加法算法,著重討論了算法的基本原理,詳細(xì)分析了算法的時間、面積復(fù)雜度,并通過FPGA對算法進(jìn)行了仿真驗證,最后在速度、面積上與傳統(tǒng)整數(shù)加法器進(jìn)行了分析比較,證明了桶形整數(shù)加法器具備了較快的運(yùn)行速度,并且在高位加法上優(yōu)勢明顯,為后面浮點(diǎn)乘法器的設(shè)計打下了良好的基礎(chǔ)。在浮點(diǎn)乘法算法方面,本文通過對古印度Vedic乘法的研究,提出了將其應(yīng)用到二進(jìn)制整數(shù)乘法的設(shè)計中,詳細(xì)闡述了基于Vedic二進(jìn)制整數(shù)乘法的原理,并在部分積壓縮與最后累加階段引入桶形整數(shù)加法器,以提高求和的速度。針對IEEE-754浮點(diǎn)格式標(biāo)準(zhǔn),提出了基于Vedic算法的雙精度浮點(diǎn)乘法運(yùn)算的實現(xiàn)方案;采用Verilog硬件描述語言完成了運(yùn)算單元的設(shè)計,并使用SOPC Builder工具將運(yùn)算單元通過Avalon互聯(lián)架構(gòu)與NiosⅡ處理器相結(jié)合,基于Cyclone FPGA硬件平臺實現(xiàn)了整個系統(tǒng);同時對運(yùn)算單元進(jìn)行了模塊測試與整體驗證,證明了本方案達(dá)到了正確性的設(shè)計要求,且具備較快的運(yùn)行速度,具有很好的實用性。
【學(xué)位單位】：中南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2009
【中圖分類】：TP332.22
【部分圖文】：

1.3.4硬件平臺實驗平臺采用由長沙金泉公司提供的JQ一SoPC開發(fā)系統(tǒng)教學(xué)實驗平臺，實際電路板如圖1一2所示，包括主板與500萬像素的相機(jī)模塊。主板硬件資源包括FPoA芯片 eyeloneIxEP2e35F672[，，]、33126個邏輯單元、105個 M4KRAM模塊、35個嵌入式乘法器、4個PLL鎖相環(huán)、 512KByte高速異步SRAM、 SMByte高速SDARM、 4MByte快速FLASH、 10/100以太網(wǎng)控制器、 RS一232串口、s色的VGA接口、PS/2鼠標(biāo)、鍵盤接口、USB2.0高速數(shù)據(jù)接口、紅外線收發(fā)器。該實驗平臺能滿足本文研究目標(biāo)的要求方便的進(jìn)行FPGA、DSP算法的仿真評估以及護(hù)核的設(shè)計。

5.2.1Nios核與Avalon總線接口Nins核與Alalon總線接口是本系統(tǒng)的重要組成部分，其功能為通過定制的Nio:軟核處理器來驅(qū)動、控制和驗證浮點(diǎn)乘法運(yùn)算單元lv7]，結(jié)構(gòu)如圖5一2所不。NIOSH處理器核Arbitrage其他AvalonSlave控制組件va10A口 DataMaster定制的浮點(diǎn)運(yùn)算單元AlalonSlave控制器組件浮點(diǎn)乘法運(yùn)算單元 InstruetionMaster圖5一ZNios核與Avalon總線接口框圖處理器核使用定制的標(biāo)準(zhǔn)型32位Nios核即可 (NjosIFs)，如圖5一3所示，但需將其片內(nèi)RAM配置修改為SKB，以免在bulld的時候出現(xiàn)“ funmemory”錯誤，且 JTAGDebugModule打開以方便調(diào)試，基地址、異常中斷處理地址等都通過自動分配獲得。 COreNio公11S目Od.峭沁.翔公目叮.二 N10511Se泌CtorG幼悶eF.ml爾Cyd如。.1、叫確二SO。姍妞c詳月吐O自.r『eISh峨.『腸目.C.Ch.Per留orm。們心e討勻D州洲z飾tos口M甲SLq卿 cUs餌神以習(xí).70OLEs偽川明由價.甘hpr.d阮幻on鼎瓤贏薰瓢贏蘸蘸瓤如to5’~12臼)1娜00L仁盡瑕溺繃粥翎熟珊熟璐貂鑲敷釋多嫉袱衣帳呢留裊踢舀嵌法橄淪灘翅素策1400.1600L〔5*~。~‘硒翻洲口翻日.白日.敬口、~。一圖5一3Nins核的定制Avalon總線接口的設(shè)計相對而言較復(fù)雜，是本系統(tǒng)中輸入輸出最多的模塊

碩士學(xué)位論文第五章64位雙精度浮點(diǎn)乘法器的硬件設(shè)計outPutghesreset;一運(yùn)算單元的復(fù)位信號outPut[63:0]o幾a卜64位被乘數(shù)outPut【63:0』叩少卜64位乘數(shù)i即ut[5:o]status;一6位狀態(tài)碼input[63:0]代七川扮64位積值endmodule模塊以組件的方式添加進(jìn)Niosn處理器核，寄存器的基地值設(shè)置為0x00003000，如圖5一4所示。
【引證文獻(xiàn)】

相關(guān)期刊論文 前1條

1 張鎮(zhèn);馮婧;;高性能桶形整數(shù)加法器的設(shè)計[J];計算機(jī)應(yīng)用;2010年11期

本文編號：2863597