FFT處理器在語音識別,圖像處理和頻譜分析等有著廣泛的應(yīng)用,在OFDM系統(tǒng)中各子載波的調(diào)制解調(diào)采用一個實時的快速傅里葉變換FFT處理器來實現(xiàn),在OFDM系統(tǒng)中數(shù)據(jù)傳輸?shù)乃俾室话闶窃?Mbps到155Mbpd之間,在速度上對FFT處理器提出了很高的要求。隨著集成電路制造水平的不斷進步,自主研發(fā)的高性能FFT處理器成為可能,根據(jù)項目要求,對專用FFT實現(xiàn)方法進行研究,通過選用不同硬件結(jié)構(gòu),在綜合考慮硬件特性和滿足系統(tǒng)設(shè)計要求的前提下,采用ASIC設(shè)計方法學(xué)進行設(shè)計,設(shè)計自由度大,也能夠很好地符合SOC片上系統(tǒng)的設(shè)計要求。 論文采用自頂向下的設(shè)計方法設(shè)計了1024點的浮點數(shù)傅里葉變換FFT處理器,在RTL級給出了完整的設(shè)計描述,編寫測試平臺對于每個模塊都進行了前仿真和時序分析,基于DC完成ASIC綜合和時序約束,在頂層完成功能驗證和隨機性測試,得到的結(jié)果和由C語言搭建的仿真模塊進行比較和對照,在matlab中進一步驗證,最后應(yīng)用于OFDM系統(tǒng)當中。 設(shè)計和驗證過程中主要的創(chuàng)新點有:采用CSA進位保留加法器加速浮點數(shù)加法運算和浮點數(shù)乘法運算,蝶形運算單元采用純組合邏輯設(shè)計,綜合時認為是一條長周期路徑,占用3個時鐘周期的計算時間;各級旋轉(zhuǎn)因子表大小不同,節(jié)省ROM的存儲空間,RAM采用雙口RAM設(shè)計,可以同時讀寫,增加一個RAM完成信號,用于實現(xiàn)蝶形單元的迭代控制;每一個中間級采用雙狀態(tài)機加計數(shù)器對運算進行控制和讀寫地址使能的生成;建立測試平臺,對于流水線中間級測試平臺可以重用,編寫結(jié)構(gòu)化Testbench實現(xiàn)測試模塊的可重用性;提出新的針對于FFT處理器的詳細驗證方案,編寫浮點數(shù)和實數(shù)間轉(zhuǎn)換的軟件接口,基于C語言平臺編寫FFT仿真模塊,和RTL級頂層模塊輸出的數(shù)值進行比較,并利用matlab輸出最終波形。 最后總結(jié)論文中主要的研究進展,展望在數(shù)字信號處理領(lǐng)域的進一步研究方向,并基于FPGA驗證完成FFT處理器的研究與實現(xiàn)。設(shè)計的浮點數(shù)FFT處理器和別的FFT處理器相比具有很多方面的優(yōu)點,輸入輸出數(shù)據(jù)的范圍得到很大的拓寬,十級流水線大幅增加吞吐量滿足實時性轉(zhuǎn)換要求,1024點的FFT精度滿足在高性能的通信系統(tǒng)里面的要求。
【學(xué)位單位】：中國科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2009
【中圖分類】：TP332
【部分圖文】：

司 2007 年發(fā)布的 Spartan-3A 系列 DSP 系Cyclone3 系列性能比 Spartan-3A DSP 略 公司的 C64x 系列和 AD 公司的 Blackfin 。此外 FPGA 的運算能力比 DSP 性能更加00 億條乘法累加操作，同樣價格的 600Mh條，后者在數(shù)量級上差距了一個數(shù)量級本流程(夏宇聞，2007)如圖 1-2 所示。

間序列 x(n)和頻率序列 X(k)進行分解 2 的 DIT 時域抽取 FFT 算法我們有：( ) ( ) ( ), 0,1,..., / 2 kNX k = Y k + W Z k k = N ( / 2) ( ) ( ), 0,1,...kNX k + N = Y k W Z k k = 可知后項相同，從而可以使得復(fù)數(shù)乘法別按照 K 的奇偶項將 x(k)分解成的兩，圖 2-1 中左邊結(jié)點表示 Y(k)和 Z(k)，示結(jié)點與kNW 相乘，當沒有kNW 時表示與

圖 2-3 浮點數(shù)乘法器結(jié)構(gòu)圖上圖可知浮點數(shù)乘法運算最主要的運算是進行擴展位后后的尾數(shù)都是大于 0 小于 1 的數(shù)，相乘得到的也是處后規(guī)格化的要求。浮點數(shù)乘法器主要步驟包括部分積產(chǎn)播加法和舍入處理，如何進行部分積壓縮是區(qū)別各種算種算法進行分別介紹。迭代算法簡單的部分積壓縮方法是采用迭代的方法，通過移位累，這種算法速度比較慢，對 N 個部分積的加法需要 N 個浮點數(shù)乘法時間消耗比較大。修正 Booth 譯碼運算部分決定了整個乘法器的運算速度，主要有三個譯碼單元，3-2 壓縮單元與 CLA 快速求和單元。Booth
【引證文獻】

相關(guān)碩士學(xué)位論文 前3條

1 陳以輝;基于FPGA的OFDM通信發(fā)送系統(tǒng)的研究與實現(xiàn)[D];大連海事大學(xué);2011年

2 汪文義;乘法器復(fù)用的多路FFT處理器研究與設(shè)計[D];復(fù)旦大學(xué);2011年

3 王文權(quán);基于一階矩的DFT的FPGA實現(xiàn)[D];華中科技大學(xué);2011年

本文編號：2862539