3D SRAM(三維集成靜態(tài)隨機(jī)存儲(chǔ)器)技術(shù)是突破傳統(tǒng)SRAM性能、功耗與面積等瓶頸的有效途徑。該技術(shù)通過使用TSV(through silicon via,硅通孔)縮短芯片關(guān)鍵路徑中的長(zhǎng)互連實(shí)現(xiàn)芯片性能的提升;將存儲(chǔ)陣列劃分并堆疊以減小全局互連的長(zhǎng)度實(shí)現(xiàn)存儲(chǔ)陣列功耗的降低;通過管芯(Die)堆疊的方式縮小芯片面積。本文以設(shè)計(jì)一款128Kb的高性能3D SRAM為目的,分析了不同的3D SRAM劃分策略,確立了基于子陣列劃分策略的結(jié)構(gòu)布局與設(shè)計(jì)規(guī)范,并完成了該結(jié)構(gòu)的功能驗(yàn)證和性能評(píng)估。本文的創(chuàng)新與主要工作包括:1.為了權(quán)衡3D SRAM中TSV開銷與關(guān)鍵路徑縮短的關(guān)系,采用線性規(guī)劃的方法,量化3D SRAM中TSV取代關(guān)鍵路徑的長(zhǎng)互連后等效負(fù)載的減小值。從而能給3D SRAM設(shè)計(jì)者提供一個(gè)合適的TSV使用策略。在此基礎(chǔ)上,通過權(quán)衡三種不同劃分策略的所帶來的延時(shí)收益,確定了3D SRAM中的最優(yōu)劃分策略。2.為了對(duì)子陣列劃分粒度的延時(shí)優(yōu)勢(shì)進(jìn)行普遍性分析,本文在子陣列劃分粒度下對(duì)存儲(chǔ)陣列關(guān)鍵路徑進(jìn)行了建模,通過將該模型與傳統(tǒng)結(jié)構(gòu)的延遲模型進(jìn)行對(duì)比,分析得出子陣列劃分粒度的延時(shí)能降低40%以上。3.為了更好的發(fā)揮3D SRAM結(jié)構(gòu)優(yōu)勢(shì),本文提出了一種優(yōu)化的3D SRAM結(jié)構(gòu)布局;以TSV取代長(zhǎng)互連線為出發(fā)點(diǎn),權(quán)衡了不同劃分策略所帶來的性能收益,從而確定了3D SRAM中的劃分策略。本文針對(duì)128Kb的容量確立了較為合理的設(shè)計(jì)規(guī)范:將整個(gè)存儲(chǔ)塊分成16個(gè)子存儲(chǔ)陣列,子陣列的大小為512x16bit。4.實(shí)現(xiàn)了結(jié)構(gòu)中的主要電路模塊,完成了譯碼模塊的延時(shí)分析和功能驗(yàn)證;并針對(duì)存儲(chǔ)陣列共用TSV所面臨的大驅(qū)動(dòng)問題進(jìn)行優(yōu)化,將延時(shí)影響降低至14~30ps。5.對(duì)3D SRAM的結(jié)構(gòu)進(jìn)行了系統(tǒng)級(jí)功能驗(yàn)證,并基于40nm工藝對(duì)3D SRAM與傳統(tǒng)SRAM進(jìn)行模擬,分析表明本設(shè)計(jì)在動(dòng)態(tài)功耗、關(guān)鍵路徑延遲等方面有明顯優(yōu)勢(shì),其中動(dòng)態(tài)功耗方面降低了22.2%,關(guān)鍵路徑的訪問延時(shí)減少了19.6%。
【學(xué)位單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2015
【中圖分類】：TP333
【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究背景
        1.1.1 傳統(tǒng)存儲(chǔ)芯片的瓶頸
        1.1.2 3D SRAM簡(jiǎn)介
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
    1.3 本文主要工作和創(chuàng)新點(diǎn)
        1.3.1 論文主要工作
        1.3.2 論文創(chuàng)新點(diǎn)
    1.4 論文組織結(jié)構(gòu)
第二章 3D SRAM劃分策略的權(quán)衡
    2.1 3D SRAM的劃分策略分析
        2.1.1 SRAM存儲(chǔ)陣列中的長(zhǎng)互連
        2.1.2 3D SRAM中TSV與長(zhǎng)互連的權(quán)衡
        2.1.3 最優(yōu)劃分策略的確立
    2.2 存儲(chǔ)陣列中的關(guān)鍵路徑
        2.2.1 Horowitz近似公式
        2.2.2 存儲(chǔ)陣列關(guān)鍵路徑的公式建模
    2.3 子陣列劃分粒度的延時(shí)模型
        2.3.1 子陣列劃分粒度的關(guān)鍵路徑公式建模
        2.3.2 子陣列劃分粒度的延時(shí)優(yōu)勢(shì)
    2.4 本章小結(jié)
第三章 3D SRAM整體結(jié)構(gòu)的設(shè)計(jì)
    3.1 3D SARM結(jié)構(gòu)的布局
        3.1.1 子陣列劃分粒度下的 3D SRAM結(jié)構(gòu)
        3.1.2 3D SRAM結(jié)構(gòu)的優(yōu)化布局
    3.2 3D SARM結(jié)構(gòu)的分析
        3.2.1 從設(shè)計(jì)需求到結(jié)構(gòu)的確立過程
        3.2.2 3D SRAM的結(jié)構(gòu)原理
    3.3 3D SRAM的設(shè)計(jì)規(guī)范
    3.4 本章小結(jié)
第四章 3D SRAM的電路實(shí)現(xiàn)
    4.1 3D SRAM的整體電路
    4.2 譯碼電路設(shè)計(jì)
        4.2.1 譯碼電路的原理
        4.2.2 譯碼模塊的延時(shí)
        4.2.3 譯碼模塊的驗(yàn)證
    4.3 存儲(chǔ)陣列設(shè)計(jì)
    4.4 字線驅(qū)動(dòng)電路設(shè)計(jì)
    4.5 3D SRAM的版圖設(shè)計(jì)
    4.6 本章小結(jié)
第五章 3D SRAM的驗(yàn)證與評(píng)估
    5.1 3D SRAM的功能驗(yàn)證
    5.2 3D SRAM的特性評(píng)估
        5.2.1 3D SRAM的面積評(píng)估
        5.2.2 3D SRAM的延時(shí)評(píng)估
        5.2.3 3D SRAM的功耗評(píng)估
    5.3 本章小結(jié)
第六章 總結(jié)與展望
    6.1 本文總結(jié)
    6.2 未來展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果

【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 龍娟;楊銀堂;馬城城;;存儲(chǔ)陣列中的串?dāng)_分析及脈沖產(chǎn)生電路設(shè)計(jì)[J];現(xiàn)代電子技術(shù);2007年12期

2 王曉升;劉曉波;胡田力;;基于DMA的高速數(shù)據(jù)閃存陣列的設(shè)計(jì)[J];電子世界;2013年19期

3 趙曉光;;項(xiàng)目管理在服務(wù)器和存儲(chǔ)陣列采購中的應(yīng)用與思考[J];中國(guó)數(shù)字醫(yī)學(xué);2007年08期

4 ;何為SDRAM[J];中國(guó)會(huì)計(jì)電算化;1998年04期

5 Mario Apicella;;存儲(chǔ)陣列和磁帶庫誰留下?[J];微電腦世界;2007年12期

6 李曼雪;光纖加盟StorageWorks[J];中國(guó)計(jì)算機(jī)用戶;1999年06期

7 ;康柏公司主打——存儲(chǔ)和AlphaServer[J];IT經(jīng)理世界;2002年Z1期

8 林碧霞;尹治本;;基于JMX與J-SIM的業(yè)務(wù)仿真平臺(tái)研究[J];鐵路計(jì)算機(jī)應(yīng)用;2010年07期

9 ;惠普MSA 2040助中小企業(yè)[J];微電腦世界;2013年11期

10 孫靈群;馬立新;張?bào)w廣;;ION儀器設(shè)備存儲(chǔ)陣列的使用與維護(hù)[J];物探裝備;2009年05期

相關(guān)碩士學(xué)位論文 前10條

1 孟琪;基于SATA接口高速電子存儲(chǔ)陣列的設(shè)計(jì)與實(shí)現(xiàn)[D];西安電子科技大學(xué);2014年

2 王恒亮;基于MPC8377E的網(wǎng)絡(luò)電子存儲(chǔ)陣列關(guān)鍵技術(shù)研究[D];西安電子科技大學(xué);2014年

3 賈效玲;一種可堆疊存儲(chǔ)陣列及其分布式存儲(chǔ)管理[D];太原理工大學(xué);2016年

4 周康;一款高性能3D SRAM的設(shè)計(jì)與實(shí)現(xiàn)[D];國(guó)防科學(xué)技術(shù)大學(xué);2015年

5 王锏;基于PowerPC大容量網(wǎng)絡(luò)電子存儲(chǔ)陣列關(guān)鍵技術(shù)[D];西安電子科技大學(xué);2016年

6 陳倩;電子存儲(chǔ)陣列管理與控制分系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D];西安電子科技大學(xué);2010年

7 田歡;大容量電子存儲(chǔ)陣列的設(shè)計(jì)與實(shí)現(xiàn)[D];西安電子科技大學(xué);2010年

8 勵(lì)楠;微納米阻變存儲(chǔ)陣列的制備與機(jī)理研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2010年

9 孫鶴;基于鈦氧化物的納米存儲(chǔ)陣列制備和機(jī)理研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2010年

10 朱玄;基于納米交叉結(jié)構(gòu)的阻變存儲(chǔ)陣列與尋址部件研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2009年

本文編號(hào)：2859298