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可編程脈沖神經(jīng)網(wǎng)絡(luò)處理器研究與設(shè)計(jì)

發(fā)布時(shí)間:2020-10-24 21:29
   在人工智能的研究領(lǐng)域中,隨著神經(jīng)科學(xué)家對(duì)人腦的不斷探索,人工神經(jīng)網(wǎng)絡(luò)技術(shù)正在不斷的進(jìn)行著改進(jìn)與提升。近年來,由于科學(xué)設(shè)備和技術(shù)的不斷發(fā)展,生物科學(xué)家們對(duì)生物大腦進(jìn)行了更深入的觀察與研究,發(fā)現(xiàn)生物能夠快速響應(yīng)外界的刺激是因?yàn)樯锷窠?jīng)網(wǎng)絡(luò)的信息傳遞依賴于神經(jīng)元發(fā)放脈沖的具體時(shí)刻,在此背景下提出了一種新型的人工神經(jīng)網(wǎng)絡(luò)——脈沖神經(jīng)網(wǎng)絡(luò)(SNN),由于其與生物神經(jīng)元機(jī)制的高度吻合性,脈沖神經(jīng)網(wǎng)絡(luò)迅速成為世界各界的研究熱點(diǎn)。當(dāng)前基于SNN網(wǎng)絡(luò)的研究項(xiàng)目主要還是以軟件算法仿真為主,但是采用計(jì)算機(jī)編程實(shí)現(xiàn)的方法并不能完全發(fā)揮SNN網(wǎng)絡(luò)中低功耗、高性能以及高并行計(jì)算的特點(diǎn)。雖然工程師們已相繼開發(fā)出了各種可以模擬SNN網(wǎng)絡(luò)的仿真器,然而目前基本上都缺乏可擴(kuò)展的體系結(jié)構(gòu),無法實(shí)現(xiàn)對(duì)網(wǎng)絡(luò)編程擴(kuò)展的要求,而這一要求對(duì)正處于研究發(fā)展過程中的脈沖神經(jīng)網(wǎng)絡(luò)的仿真與驗(yàn)證是及其重要的。基于上述原因,傳統(tǒng)計(jì)算機(jī)已經(jīng)越來越不能滿足脈沖神經(jīng)網(wǎng)絡(luò)算法的處理性能,人們迫切需要一種能夠?qū)NN算法進(jìn)行驗(yàn)證及處理的平臺(tái)。本文針對(duì)脈沖神經(jīng)網(wǎng)絡(luò)(SNN)設(shè)計(jì)了一種基于事件驅(qū)動(dòng)的可編程、可擴(kuò)展的并行體系架構(gòu),其設(shè)計(jì)思想基于傳輸觸發(fā)(TTA)體系結(jié)構(gòu)。其特點(diǎn)是將神經(jīng)元看做專用運(yùn)算處理單元,通過信號(hào)傳遞網(wǎng)絡(luò)為專用處理單元傳輸數(shù)據(jù)并實(shí)現(xiàn)網(wǎng)絡(luò)中的運(yùn)算,由于TTA體系結(jié)構(gòu)具有并行度高、擴(kuò)展性強(qiáng)、指令集簡(jiǎn)單等特點(diǎn),故所設(shè)計(jì)的SNN處理器具有較強(qiáng)的通用性和擴(kuò)展性,其神經(jīng)元模型參數(shù)與網(wǎng)絡(luò)結(jié)構(gòu)皆可配置。系統(tǒng)采用現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn),可以提供高性能的并行運(yùn)算且可靈活支持大規(guī)模SNN模型的模擬仿真。根據(jù)網(wǎng)絡(luò)的處理需求,通過專用的神經(jīng)元處理單元來計(jì)算SNN,考慮到FPGA中有限的硬件資源,SNN處理器中神經(jīng)元通過時(shí)分復(fù)用的方式實(shí)現(xiàn)脈沖神經(jīng)元陣列的擴(kuò)展,這種實(shí)現(xiàn)方法可以節(jié)省大量的硬件資源,顯著提升SNN網(wǎng)絡(luò)規(guī)模。本文旨在提供一種工具,使得SNN的模型設(shè)計(jì)相對(duì)于在CPU/GPU架構(gòu)上可以更快實(shí)現(xiàn),但相對(duì)于定制的神經(jīng)形態(tài)芯片要便宜很多。此外,系統(tǒng)可編程、可擴(kuò)展的特點(diǎn)使得所設(shè)計(jì)的處理器可以適用于當(dāng)前大部分SNN/SCNN算法的測(cè)試驗(yàn)證,這在計(jì)算神經(jīng)科學(xué)以及神經(jīng)形態(tài)工程學(xué)方面具有潛在的應(yīng)用價(jià)值。
【學(xué)位單位】:西安電子科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位年份】:2019
【中圖分類】:TP332;TP183
【部分圖文】:

無沖突,電路仿真,事件


功能是否正確;其次,對(duì)同時(shí)發(fā)生事件進(jìn)行了測(cè)試,可以驗(yàn)證電路中的仲裁功能是否正常。電路仿真結(jié)果分別如圖 4.2、4.3 所示。圖4.2 無沖突事件電路仿真

電路仿真,事件


表示行地址編碼,addr_column 表示列地址編碼,可見仿真結(jié)果正確表示了發(fā)生像素事件的地址。圖4.3 沖突事件電路仿真如圖 4.3 所示,仿真對(duì)二維 8 行 8 列對(duì)角同時(shí)發(fā)生的像素事件進(jìn)行了測(cè)試,RA、CA 分別表示行列仲裁響應(yīng),addr_row 表示行地址編碼,addr_column 表示列地址編碼,因?yàn)槭录峭瑫r(shí)發(fā)生,故電路需要通過仲裁選擇,仿真結(jié)果按照優(yōu)先級(jí)高低依次輸出第一行第一列到第八行第八列的像素事件,仲裁結(jié)果正確。4.2 神經(jīng)元電路設(shè)計(jì)與驗(yàn)證4.2.1 神經(jīng)元電路設(shè)計(jì)脈沖神經(jīng)元電路結(jié)構(gòu)如圖 4.4 所示,由圖可知,脈沖神經(jīng)元電路主要由乘法累加模塊、衰減模塊、膜電位選擇模塊、膜電位存儲(chǔ)模塊及比較模塊組成。乘法累加模塊:該模塊主要是對(duì)輸入脈沖和權(quán)值進(jìn)行加權(quán)求和

測(cè)試波形,電路仿真,脈沖,神經(jīng)元


第四章 處理器硬件電路設(shè)計(jì)與驗(yàn)證37圖4.5 脈沖神經(jīng)元電路仿真由于神經(jīng)元的仿真時(shí)間較長,故時(shí)鐘、輸入權(quán)值和輸出權(quán)值的波形顯示較密集,后續(xù)在 STDP 驗(yàn)證時(shí),會(huì)有詳細(xì)的測(cè)試波形。由圖可知,神經(jīng)元的膜電位隨著外界脈沖和權(quán)重的變化而變化,在有外界脈沖時(shí),膜電位 x_p 累加權(quán)重,當(dāng) x_p 大于var_threshold 時(shí),x_p 復(fù)位為 0,標(biāo)志信號(hào) f_spike 為 1,同時(shí) dt_spike 會(huì)存儲(chǔ)當(dāng)前的放電時(shí)間
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本文編號(hào):2854998

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