可編程脈沖神經(jīng)網(wǎng)絡(luò)處理器研究與設(shè)計(jì)
【學(xué)位單位】:西安電子科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位年份】:2019
【中圖分類】:TP332;TP183
【部分圖文】:
功能是否正確;其次,對(duì)同時(shí)發(fā)生事件進(jìn)行了測(cè)試,可以驗(yàn)證電路中的仲裁功能是否正常。電路仿真結(jié)果分別如圖 4.2、4.3 所示。圖4.2 無沖突事件電路仿真
表示行地址編碼,addr_column 表示列地址編碼,可見仿真結(jié)果正確表示了發(fā)生像素事件的地址。圖4.3 沖突事件電路仿真如圖 4.3 所示,仿真對(duì)二維 8 行 8 列對(duì)角同時(shí)發(fā)生的像素事件進(jìn)行了測(cè)試,RA、CA 分別表示行列仲裁響應(yīng),addr_row 表示行地址編碼,addr_column 表示列地址編碼,因?yàn)槭录峭瑫r(shí)發(fā)生,故電路需要通過仲裁選擇,仿真結(jié)果按照優(yōu)先級(jí)高低依次輸出第一行第一列到第八行第八列的像素事件,仲裁結(jié)果正確。4.2 神經(jīng)元電路設(shè)計(jì)與驗(yàn)證4.2.1 神經(jīng)元電路設(shè)計(jì)脈沖神經(jīng)元電路結(jié)構(gòu)如圖 4.4 所示,由圖可知,脈沖神經(jīng)元電路主要由乘法累加模塊、衰減模塊、膜電位選擇模塊、膜電位存儲(chǔ)模塊及比較模塊組成。乘法累加模塊:該模塊主要是對(duì)輸入脈沖和權(quán)值進(jìn)行加權(quán)求和
第四章 處理器硬件電路設(shè)計(jì)與驗(yàn)證37圖4.5 脈沖神經(jīng)元電路仿真由于神經(jīng)元的仿真時(shí)間較長,故時(shí)鐘、輸入權(quán)值和輸出權(quán)值的波形顯示較密集,后續(xù)在 STDP 驗(yàn)證時(shí),會(huì)有詳細(xì)的測(cè)試波形。由圖可知,神經(jīng)元的膜電位隨著外界脈沖和權(quán)重的變化而變化,在有外界脈沖時(shí),膜電位 x_p 累加權(quán)重,當(dāng) x_p 大于var_threshold 時(shí),x_p 復(fù)位為 0,標(biāo)志信號(hào) f_spike 為 1,同時(shí) dt_spike 會(huì)存儲(chǔ)當(dāng)前的放電時(shí)間
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本文編號(hào):2854998
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