隨著微電子技術(shù)的不斷發(fā)展和現(xiàn)場可編程邏輯門陣列FPGA(Field Programmable Gate Array)技術(shù)的不斷提高,片上可編程系統(tǒng)SOPC(System On a Programmable Chip)技術(shù)逐漸成為嵌入式系統(tǒng)技術(shù)發(fā)展的新方向。 在實時圖像處理、雷達(dá)信號處理、軟件無線電、電子對抗、3G數(shù)值仿真計算中,要求嵌入式系統(tǒng)具有數(shù)據(jù)處理能力強(qiáng)、數(shù)據(jù)吞吐量高以及多任務(wù)實時處理功能。因此,單DSP無法滿足實時性和高速運(yùn)算的要求,往往需要多個DSP進(jìn)行協(xié)同處理。 論文利用在FPGA上實現(xiàn)的SOPC和DSP的QDMA特點(diǎn),設(shè)計并實現(xiàn)了多個DSP處理的嵌入式系統(tǒng),該嵌入式平臺有如下主要特點(diǎn): (1)可重構(gòu)性強(qiáng):利用FPGA的可重構(gòu)性,設(shè)計者可以不斷地在硬件平臺的基礎(chǔ)上根據(jù)需求進(jìn)行重構(gòu)設(shè)計和升級設(shè)計,而無需更改任何硬件。 (2)對外高速通信接口:系統(tǒng)提供一個64-bit數(shù)據(jù)寬度,200MHz接口時鐘,12根信號控制線的對外高速通信接口。此接口不僅使系統(tǒng)很方便與別的系統(tǒng)進(jìn)行高速數(shù)據(jù)傳輸,而且還可以使兩個本系統(tǒng)很簡單的對接起來,構(gòu)成更強(qiáng)大的多DSP嵌入式系統(tǒng)結(jié)構(gòu)。 (3)處理能力強(qiáng):平臺總處理能力最高達(dá)64000MIPS(百萬條指令/每秒)。論文將實現(xiàn)的硬件平臺作為B超胎兒性別部位屏蔽算法的處理平臺,并給予驗證。試驗結(jié)果表明,設(shè)計的系統(tǒng),其工作性能穩(wěn)定,數(shù)據(jù)處理能力強(qiáng);適用于高端的雷達(dá)信號處理、電子對抗、高端圖像處理等領(lǐng)域。 課題分硬件和軟件兩部分,系統(tǒng)硬件設(shè)計是本論文的任務(wù)。 論文圍繞Nios SOPC技術(shù)和DSP處理芯片TMS320C6416T進(jìn)行系統(tǒng)設(shè)計,主要分為四個部分:首先介紹了SOPC技術(shù)和美國Altera公司的Nios CPU架構(gòu)及其總線結(jié)構(gòu),以及SOPC的EDA工具、硬件描述語言。其次,簡單介紹了DSP TMS320C6416T處理器的特點(diǎn)、內(nèi)部結(jié)構(gòu)和對外的各種接口以及其它資源。再次,詳細(xì)介紹了基于Nios SOPC技術(shù)的多DSP嵌入式系統(tǒng)硬件平臺的各個模塊設(shè)計。最后,簡要介紹了硬件平臺作為B超胎兒性別部位屏蔽的算法處理平臺,并給出了測試結(jié)果。
【學(xué)位單位】：南昌航空大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2008
【中圖分類】：TP368.11
【部分圖文】：

圖 2-1 Nios II 內(nèi)核功能單元[6](4) Memory & I/O Organization(存儲器和I/O組織)Nios II 處理器系統(tǒng)的存儲器和 I/O 端口是可配置的，且每個具體的 Nios II 系統(tǒng)存儲器和I/O端口配置方案都不一樣，但都是通過以下方式來訪問存儲器和I/O端口：1)指令總線主端口；2)指令緩存；3)數(shù)據(jù)總線主端口；4)數(shù)據(jù)緩存；5)緊耦合指令存儲器和數(shù)據(jù)存儲器端口。圖 2-2 是一個 Nios II 處理器系統(tǒng)存儲器端口和 I/O 端口組織的例子。(5) Instruction & Data Buses(指令總線和數(shù)據(jù)總線)Nios II 處理器采用指令總線和數(shù)據(jù)總線分離的哈佛結(jié)構(gòu)，其指令總線和數(shù)據(jù)總線都是用 Avalon 總線主端口來實現(xiàn)的。指令主端口連接到程序存儲器，而數(shù)據(jù)主端口連接到數(shù)據(jù)存儲器以及其它外設(shè)。指令主端口所執(zhí)行的唯一操作就是為 Nios II 處理器取指令。數(shù)據(jù)主端口執(zhí)行功能有：存儲器或外設(shè)讀/寫數(shù)據(jù)以及從中斷向量表中取出中斷向量。

圖 2-2 Nios II 系統(tǒng)存儲器和 I/O 組織[6](6) Cache Memory(高速緩存)Nios II 處理器支持指令高速緩存和數(shù)據(jù)高速緩存。高速緩存是由 FPGA 片內(nèi)的存儲單元實現(xiàn)，集成在 Nios II 處理器核的內(nèi)部，可由用戶自行配置。(7) Tightly Coupled Memory(緊耦合存儲器)緊耦合存儲器由 FPGA 片內(nèi) Ram 來實現(xiàn)。設(shè)計者可以為 Nios II 系統(tǒng)配置多個緊耦合存儲器，每一個緊耦合存儲器都在 Nios II 處理器上有一個獨(dú)立的主端口，并連接到一個外部存儲器上。(8) JTAG Debug Module (JTAG 調(diào)試模塊)和 Reset Signals(復(fù)位信號)2.2.3 可配置的軟核嵌入式處理器的優(yōu)勢(1) 提供合理的性能組合：使用 Altera Nios II 處理器和 FPGA，設(shè)計者可以創(chuàng)建一個在處理器、外設(shè)、存儲器和 I/O 接口方面的完美方案。選擇如下：1)三種處理器內(nèi)核；2)超過 60 種 SOPC Builder 配備的內(nèi)核；3)無限的 DMA 通道組合；4)可配置的硬件及軟件調(diào)試特性。

NiosII定制指令[6]
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本文編號：2846974