人們對(duì)微處理器性能的追求永無止盡。目前工藝技術(shù)的飛速發(fā)展，為設(shè)計(jì)提供了廣闊的空間，如何有效利用這上億個(gè)晶體管，開發(fā)更快、更高效的微處理器，是當(dāng)前計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)研究面臨的極為重要的課題之一。 獲得高度的并行性，仍然是開發(fā)高性能計(jì)算機(jī)系統(tǒng)的基本途徑，而可以獲得的并行效率，也越來越與程序的內(nèi)在特性相關(guān)聯(lián)。根據(jù)不同應(yīng)用的特點(diǎn)，程序中的并行可以分為不同的級(jí)別。指令級(jí)并行(Instruction Level Parallelism，ILP)作為其中粒度最小的并行，是不同級(jí)別并行實(shí)現(xiàn)的基礎(chǔ)。ILP可以通過軟件或硬件技術(shù)開發(fā)，面向ILP開發(fā)的體系結(jié)構(gòu)只有合理劃分軟硬件在ILP開發(fā)過程中承擔(dān)的工作，并且軟、硬件緊密配合，才能取得理想的性能和復(fù)雜度。動(dòng)態(tài)VLIW(Very Long Instruction Word，超長(zhǎng)指令字)結(jié)構(gòu)兼具軟硬件ILP開發(fā)技術(shù)的優(yōu)點(diǎn)，是具有良好性能潛力和發(fā)展前景的計(jì)算機(jī)體系結(jié)構(gòu)技術(shù)方向之一。 本文在深入分析開發(fā)ILP的軟硬件技術(shù)優(yōu)缺點(diǎn)的基礎(chǔ)上，以降低硬件設(shè)計(jì)的復(fù)雜度為目標(biāo)，劃分了它們?cè)趧?dòng)態(tài)VLIW結(jié)構(gòu)中承擔(dān)的ILP開發(fā)工作，明確了需要解決的關(guān)鍵技術(shù)。本文針對(duì)這些關(guān)鍵技術(shù)展開了深入研究，主要取得了以下一些研究成果： 1．提出了一種VLIW動(dòng)態(tài)指令調(diào)度模型DLV(Deterministic Latency Schedule for VLIW)。DLV模型以硬件機(jī)制了解每條指令的準(zhǔn)確延遲這一事實(shí)為依據(jù)動(dòng)態(tài)調(diào)度指令流出，使用再定序緩沖實(shí)現(xiàn)精確異常處理，并保證亂序執(zhí)行和前瞻執(zhí)行的正確。DLV模型能夠大大降低指令流出機(jī)制的硬件復(fù)雜度，并有效解決VLIW結(jié)構(gòu)的目標(biāo)代碼兼容問題。 2．高質(zhì)量的訪存優(yōu)化技術(shù)能夠緩解日益嚴(yán)重的處理器／存儲(chǔ)器性能差距，提高微處理器系統(tǒng)的性能。本文分別研究了指令訪問和數(shù)據(jù)訪問技術(shù)，提出了基于控制流的混合指令預(yù)取方法，并探討了在動(dòng)態(tài)VLIW結(jié)構(gòu)中實(shí)現(xiàn)Load前瞻所需的體系結(jié)構(gòu)和編譯支持。 3．謂詞的引入給傳統(tǒng)編譯優(yōu)化技術(shù)帶來了新的問題，如果不能準(zhǔn)確分析謂詞關(guān)系，編譯優(yōu)化只能獲得保守的結(jié)果。本文提出了一個(gè)基于路徑信息的謂詞分析技術(shù)，能夠避免現(xiàn)有技術(shù)中重構(gòu)控制流信息這一復(fù)雜過程，高效精確地分析謂詞之間的關(guān)系。 4．?dāng)U大基本塊體積是編譯技術(shù)開發(fā)更多ILP的必由之路，但是其實(shí)現(xiàn)復(fù)雜度也非常高。在謂詞執(zhí)行體系結(jié)構(gòu)的支持下，本文將HyperBlock結(jié)構(gòu)從單入口擴(kuò)展為多入口，并提出了相應(yīng)的優(yōu)化技術(shù)。 國防科學(xué)技術(shù)大學(xué)研究生院學(xué)位論文 5.計(jì)算機(jī)體系結(jié)構(gòu)的新理論、新方法的正確性和有效性驗(yàn)證，是體系結(jié)構(gòu) 技術(shù)的重要組成部分。本文以MIPS R2O00為基礎(chǔ)，設(shè)計(jì)了一個(gè)原型驗(yàn)證系統(tǒng)， 以檢驗(yàn)上述技術(shù)的正確性和有效性。該系統(tǒng)實(shí)現(xiàn)了DLV模型以及其它編譯技術(shù) 所需的體系結(jié)構(gòu)支持。 以上研究成果都以降低硬件設(shè)計(jì)的復(fù)雜度為前提，充分發(fā)揮各種技術(shù)自身的 長(zhǎng)處，并互相彌補(bǔ)其它技術(shù)的不足。實(shí)際測(cè)試結(jié)果表明，以上基于動(dòng)態(tài)VLIW結(jié) 構(gòu)的研究成果，能夠在保持較低硬件復(fù)雜度的基礎(chǔ)上，開發(fā)并獲得更多的ILP， 提高處理器的并行性。 關(guān)鍵詞:動(dòng)態(tài)VLIW體系結(jié)構(gòu)，動(dòng)態(tài)調(diào)度，指令預(yù)取，Load前瞻，謂詞執(zhí)行， 擴(kuò)展超塊 第11頁
【學(xué)位單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位年份】：2003
【中圖分類】：TP332
【部分圖文】：

圖3.4OLV模型性能測(cè)試結(jié)果從圖中的數(shù)據(jù)可以得到以下結(jié)論:亂序執(zhí)行模型的性能最好，DL模型的性能隨DIQ項(xiàng)數(shù)的增加而增加，當(dāng)IQ項(xiàng)數(shù)為64時(shí)性能最好。由于大多數(shù)Load操作訪問Cache都會(huì)命中，DL6中與Load相關(guān)的操作都必須等待足夠的時(shí)間后才能夠流出，因此其性能受DIQ項(xiàng)數(shù)的影響較少，而DLI性能受其影響較大。當(dāng)DIQ項(xiàng)數(shù)大于犯項(xiàng)時(shí)，DLI的性能與亂序執(zhí)行相同，但實(shí)現(xiàn)復(fù)雜度卻明顯降低。實(shí)際上，如果從DL模型中去掉IQ模塊，DLI模型就是亂序執(zhí)行模型。當(dāng)DIQ項(xiàng)數(shù)比較小(<6)時(shí)，DL6的性能好于DLI，隨著DIQ項(xiàng)數(shù)的增加DLI的性能逐漸超過DL6。這是因?yàn)�，�?dāng)Load操作延遲為1時(shí)，如果DIQ容量比較小，將無法容納那些相關(guān)于Load但因Load訪問Cache失效而無法流出的操作，從而阻礙了其它與Load無關(guān)的操作流出執(zhí)行。但隨著DIQ容量的增加，與Load相關(guān)的操作都能放入DIQ中，那些無關(guān)操作也能夠順利地流出，DLI的性能也因此得到提高。而對(duì)于DL6模型，畢竟延遲為6的Load操作很少，所以DIQ

所帶來的性能提升。由于評(píng)測(cè)的重點(diǎn)在于HyperBlock與EHB這兩種結(jié)構(gòu)開發(fā)ILP的作用，模擬過程中我們約定:數(shù)據(jù)Cache與指令Cache的訪問命中率均為100%。圖6.8比較了EHB結(jié)構(gòu)在最大路徑數(shù)分別為16、32、64以及沒有任何限制的情況下的性能，BB表示采用傳統(tǒng)的基本塊優(yōu)化時(shí)的加速比(下同)o從圖中可以看出，如果不加選擇的構(gòu)造EHB，最終的性能反而會(huì)有所降低。這個(gè)結(jié)論與Mahlke對(duì)HyPerBlock進(jìn)行研究所得的結(jié)果相似，說明只有對(duì)構(gòu)造EHB的基本塊進(jìn)行一定的控制才能取得比較理想的性能。圖6.8最大路徑數(shù)不同時(shí)E日B的性能圖6.9t匕較了HyperBloek和EHB這兩種結(jié)構(gòu)的性能，圖中HB表示HyperBlock結(jié)構(gòu)，而EHB表示EHB結(jié)構(gòu)，其最大路徑數(shù)為犯。盡管對(duì)于個(gè)別程序而言HyperBlock的性能稍好

圖6.gEHB與HyPerBloek性能比較6.10列出了第3章所介紹的四個(gè)模型DLI、DL6、亂序執(zhí)行、DLV~EHB，測(cè)試所用的基準(zhǔn)程序以及模擬環(huán)境的具體參數(shù)與第3章相同，其中HB表示經(jīng)過EHB轉(zhuǎn)換并經(jīng)過相應(yīng)優(yōu)化后的代碼在DLV模型中的性能。出，經(jīng)過EHB優(yōu)化后，DLV模型的性能進(jìn)一步提升，已經(jīng)超過了亂序執(zhí)能，這是因?yàn)镋HB優(yōu)化能夠根據(jù)DLV模型的特點(diǎn)改善代碼結(jié)構(gòu)，并且消部分控制相關(guān)，而在第3章的DLV模型采用了“向后轉(zhuǎn)移成功，向前轉(zhuǎn)”的預(yù)測(cè)方式，預(yù)測(cè)錯(cuò)誤的概率比較大。
【引證文獻(xiàn)】

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1 李云照;王志英;沈立;;一種動(dòng)態(tài)VLIW調(diào)度機(jī)制的研究和實(shí)現(xiàn)[J];計(jì)算機(jī)工程與科學(xué);2008年07期

2 王磊;;Tomasulo算法與記分牌調(diào)度算法研究[J];自動(dòng)化技術(shù)與應(yīng)用;2013年06期

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1 歐國東;基于線程的數(shù)據(jù)預(yù)取技術(shù)研究[D];國防科學(xué)技術(shù)大學(xué);2011年

2 文梅;流體系結(jié)構(gòu)關(guān)鍵技術(shù)研究[D];國防科學(xué)技術(shù)大學(xué);2006年

3 萬江華;基于超長(zhǎng)指令字處理器的同時(shí)多線程關(guān)鍵技術(shù)研究[D];國防科學(xué)技術(shù)大學(xué);2006年

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2 孟濤;分組密碼ASIP關(guān)鍵技術(shù)研究及實(shí)現(xiàn)[D];解放軍信息工程大學(xué);2008年

本文編號(hào)：2840800