人類對計算能力的需求不但推動著高性能計算技術的不斷發(fā)展,還推動著微處理器技術的發(fā)展。當前的超級計算機中普遍使用了高性能的微處理器,因此微處理器的性能對超級計算機和高性能計算有著至關重要的作用。在高性能計算中有一大類應用是計算和訪存密集型的應用,如科學和工程計算,數(shù)值模擬和信號處理等。如何對多核處理器上此類應用程序進行性能分析和結構優(yōu)化,一直是眾多科研工作者的研究重點。 依托國產高性能多核通用處理器研制項目,本文面向高密度計算類應用,對通用處理器性能分析方法、結構優(yōu)化以及高密度計算性能優(yōu)化等問題進行了深入的探討和研究。 本文的主要工作和創(chuàng)新如下： 1.一種用于指導處理器結構優(yōu)化的性能建模及分析方法 現(xiàn)有的性能分析通�；诜抡鏀M合或宏觀建模的方法,難以具體地刻畫結構參數(shù)對性能的影響,對處理器結構優(yōu)化的指導作用有限。為了深刻地揭示處理器結構參數(shù)與矩陣乘法性能的關系,本文通過分析矩陣乘法計算／訪存行為,結合處理器結構特點,建立了單核和多核通用處理器上的矩陣乘法性能模型。在此基礎上,給出了矩陣乘法最優(yōu)性能下處理器結構參數(shù)應滿足的必要條件,包括寄存器個數(shù)和訪存帶寬的理論下界。以Intel Core i7和Godson-3A兩種典型的通用處理器為驗證平臺對性能模型進行了驗證,實驗結果表明,在四核矩陣乘法中,該模型的準確度分別達到90%和86%以上。本文提出的性能模型,可用于分析處理器在計算和訪存中的瓶頸,并可用于指導處理器的優(yōu)化設計。 2.一種乘加shuffle融合的浮點向量指令 根據(jù)本文提出的性能模型,對基于向量擴展處理器的應用程序進行了性能分析。分析表明,在設計基于向量擴展處理器的應用程序時,需要大量的數(shù)據(jù)shuffle指令來配合向量運算指令,嚴重地影響了程序性能。為此,本文提出一種新的向量指令,具有向量乘加指令和shuffle指令的功能,使用該指令可以完全消除shuffle指令,減少33%以上的程序長度,與使用shuffle指令的普通向量擴展處理器相比,核心程序性能提高33%以上,并且降低了功耗開銷。 3.一種新的計算／訪存分離的處理器結構 為了滿足高密度計算應用的要求,本文基于性能模型,針對訪存瓶頸提出了一種新的計算／訪存分離的處理器結構。本文借鑒了傳統(tǒng)計算／訪存分離結構的思想,在多核通用處理器存儲結構的基礎上,增加了一個訪存協(xié)處理器。當進行高密度計算時,由訪存協(xié)處理器負責在寄存器和L2 cache/內存之間、L2 cache和內存之間傳輸數(shù)據(jù),或對數(shù)據(jù)進行預取。訪存協(xié)處理器的使用能夠有效隱藏訪存延遲,提高訪存帶寬,與Godson-3A相比,訪存帶寬提高了一倍。 4.基于Godson-3B處理器結構實現(xiàn)了高效的矩陣乘法 在優(yōu)化的龍芯處理器結構上,為了獲得高效的矩陣乘法,本文針對矩陣乘法中A、B和C三個矩陣各自的訪存特點,采用不同的方法對其訪存行為進行優(yōu)化,并使用訪存協(xié)處理器對數(shù)據(jù)進行預取,隱藏訪存時間。優(yōu)化后的矩陣乘法性能比Godson-3A提高了10倍以上,達到119.0Gflops,效率為93.0%；性能／功耗比為2.98Gflops/W,優(yōu)于當前主流處理器。
【學位單位】：中國科學技術大學
【學位級別】：博士
【學位年份】：2011
【中圖分類】：TP332
【文章目錄】：
摘要
ABSTRACT
目錄
圖目錄
表目錄
第1章 緒論
    1.1 研究背景
        1.1.1 微處理器在高性能計算中的應用
        1.1.2 微處理器發(fā)展現(xiàn)狀
    1.2 本文研究的問題及意義
    1.3 國內外研究現(xiàn)狀
    1.4 本文研究內容及論文組織
第2章 面向高密度計算的相關研究工作
    2.1 幾種面向高密度計算的處理器結構
        2.1.1 Cell處理器
        2.1.2 TRIPS處理器
        2.1.3 Intel core i7處理器
        2.1.4 GPU處理器結構
        2.1.5 Godson-3號處理器
        2.1.6 計算/訪存分離的處理器結構模型
    2.2 性能分析相關研究
        2.2.1 現(xiàn)有的性能分析方法
        2.2.2 稀疏矩陣向量乘法性能模型
        2.2.3 矩陣乘法性能模型
    2.3 矩陣乘法的相關研究工作
        2.3.1 單核矩陣乘法相關工作
        2.3.2 多核矩陣乘法相關工作
    2.4 小結
第3章 矩陣乘法性能模型
    3.1 矩陣乘法劃分方法
    3.2 單核性能模型
        3.2.1 單核性能模型的建立
        3.2.2 處理器結構參數(shù)優(yōu)化分析
    3.3 多核性能模型
    3.4 性能模型的驗證
        3.4.1 Intel core i7上的性能模型驗證
        3.4.2 Godson-3A上的性能模型驗證
    3.5 小結
    3.6 附錄
        3.6.1 引理3.1的證明
        3.6.2 定理3.1的證明
        3.6.3 定理3.2的證明
        3.6.4 定理3.3的證明
第4章 多核處理器結構優(yōu)化
    4.1 一種乘加-shuffle融合的浮點向量指令
    4.2 一種計算/訪存分離的處理器結構
        4.2.1 新的計算/訪存分離的處理器結構介紹
        4.2.2 訪存協(xié)處理器
        4.2.3 訪存協(xié)處理器的帶寬測試
    4.3 基于性能模型對Godson-3B進行評估
    4.4 小結
第5章 Godson-3B上的矩陣乘法
    5.1 高效的單核矩陣乘法
        5.1.1 GEBP核心循環(huán)實現(xiàn)方法
        5.1.2 寄存器層的訪存優(yōu)化
        5.1.3 L2 cache層的訪存優(yōu)化
    5.2 多核矩陣乘法
    5.3 實驗結果和分析
        5.3.1 實驗平臺介紹
        5.3.2 不同寄存器分組下的核心性能測試
        5.3.3 與性能模型預測值的對比
        5.3.4 GEBP核心循環(huán)中時間開銷分布統(tǒng)計
        5.3.5 與其它處理器的比較
    5.4 小結
第6章 結論
    6.1 本文工作總結
    6.2 進一步工作
參考文獻
致謝
在讀期間發(fā)表的學術論文與取得的研究成果
在讀期間參與的科研項目

【參考文獻】

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1 李忠澤,陳瑾,龍翔,李未;基于 Pentium Pro 的高性能 BLAS 的設計與實現(xiàn)[J];北京航空航天大學學報;1998年04期

2 蔣孟奇;張云泉;宋剛;李玉成;;GOTOBLAS一般矩陣乘法高效實現(xiàn)機制的研究[J];計算機工程;2008年07期

3 喬香珍;Cache性能與程序優(yōu)化[J];計算機學報;1996年11期

4 高翔;陳云霽;王煥東;唐丹;胡偉武;;System Architecture of Godson-3 Multi-Core Processors[J];Journal of Computer Science & Technology;2010年02期

5 江建慧;嵌入式系統(tǒng)性能評估的基準程序方法[J];機械與電子;2002年04期

6 夏培肅,胡偉武;高性能計算技術展望[J];中國科學院院刊;1998年05期

7 李玉成,朱鵬;BLAS的加速方法與實現(xiàn)技術[J];數(shù)值計算與計算機應用;1998年03期

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3 高翔;多核處理器的訪存模擬與優(yōu)化技術研究[D];中國科學技術大學;2007年

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本文編號：2828081