發(fā)布時(shí)間：2020-09-17 21:21

　　 隨著集成電路工藝的不斷進(jìn)步以及處理器體系的發(fā)展，異構(gòu)多核處理器在嵌入式領(lǐng)域中得到了廣泛的應(yīng)用，片上通信設(shè)計(jì)是提高異構(gòu)多核體系性能的關(guān)鍵技術(shù)之一。 目前，多核處理器的片上通信已經(jīng)形成了多種不同的設(shè)計(jì)，但是無法有效地解決處理核之間的協(xié)作問題、片上通信通道分享問題，特別是面向嵌入式異構(gòu)多核領(lǐng)域，由于芯片上的處理核種類、需求各異，對設(shè)計(jì)實(shí)現(xiàn)的代價(jià)有較高要求，因而需要進(jìn)一步的研究其片上通信以提高性能。 針對這一現(xiàn)狀，本文主要從處理核間的協(xié)作方式及片上通信的互連組織層次兩個(gè)角度出發(fā)，設(shè)計(jì)一種處理核間高效協(xié)作，并具有高性能數(shù)據(jù)傳輸?shù)那度胧疆悩?gòu)多核的片上通信。 首先，本文提出了“主-輔”控制模型，由主核將任務(wù)分配給輔助核，輔助核自行建立該任務(wù)的執(zhí)行環(huán)境并處理該任務(wù)，以此為基本的核間協(xié)作方式。該協(xié)作控制模型的核心是一個(gè)通信控制單元，包含一個(gè)增強(qiáng)的信箱模塊和一個(gè)精簡的DMA模塊，用以完成主輔核間的通信以及輔助核中的本地存儲(chǔ)與系統(tǒng)內(nèi)存之間的數(shù)據(jù)交換。 其次，本文設(shè)計(jì)了兩條核間總線，分別為負(fù)責(zé)連接計(jì)算密集型核的計(jì)算總線與負(fù)責(zé)控制密集型核的控制總線。同時(shí)，內(nèi)存控制器被看作處理核連接在計(jì)算總線上，從而統(tǒng)一了片內(nèi)的處理核間、處理核與內(nèi)存間的控制通信與數(shù)據(jù)存取通信，形成了本文中的“統(tǒng)一通信”層次模型。 通過硬件開發(fā)板和模擬器對本文的設(shè)計(jì)進(jìn)行了驗(yàn)證和測試分析。結(jié)果顯示，“主-輔”控制模型相對于傳統(tǒng)“RISC+DSP”設(shè)計(jì)中的協(xié)作架構(gòu)有23％的性能提升，“統(tǒng)一通信”層次模型的性能則分別是共享二級Cache層次模型和共享總線層次模型的1.14倍和1.3倍。 綜上所述，本文較好地分析了嵌入式異構(gòu)多核體系中片上處理核在核間通信以及存儲(chǔ)層次上的不同需求特性，提供了高效的核間協(xié)作以及數(shù)據(jù)傳輸性能。
【學(xué)位單位】：浙江大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2007
【中圖分類】：TP332
【部分圖文】：

X360等兩款高端游戲機(jī)中，又被作為基本節(jié)點(diǎn)搭建代號為 BladcCenterQS20的IBM刀片服務(wù)器。如圖2一3所示，CELL處理器中包含了1個(gè)通用64位Powcr處理器單元(Power processorElement，PPE)和8個(gè)協(xié)作處理器單元(Syne嗯 isticProcessorElement，SPE)。所有的處理單元以及內(nèi)存控制器、1/0控制器通過1條元間互連總線 (ElementIntereonneetBus，EIB)進(jìn)行連接。

食 食 食協(xié)加加 ~~~~~雌 雌 雌矛丫臼眺 眺 眺圖2一 3CELL處理器邏輯架構(gòu)圖(引白http:加朋w一128.ibm.eoln/developerworks/Powe叭ibrary/pa一ellpe喲SPE是CELL中的協(xié)同處理核，負(fù)責(zé)執(zhí)行多媒體運(yùn)算、3D繪圖、科學(xué)計(jì)算等應(yīng)用。SpE內(nèi)部主要包含了一個(gè)協(xié)作處理核(syne唱 isticProeessorunit，sPu)和一個(gè)內(nèi)存流量控制器(MFC)。SPU是一個(gè)帶有SIMD支持和256KB局部存儲(chǔ)器(功 ealstorage，Ls)的 125bit計(jì)算引擎。MFC中有一個(gè)DMA控制器，能夠通過元間互連總線完成LS與系統(tǒng)內(nèi)存或其它數(shù)據(jù)源的數(shù)據(jù)交換。同時(shí)，MFC還包含有多條通信隊(duì)列及其控制模塊負(fù)責(zé)處理本SPU與其他SPU以及PPU信息通訊。MFC是和SPU相互獨(dú)立的兩個(gè)單元，因而兩者可以同時(shí)并行運(yùn)行，即在SPU執(zhí)行運(yùn)算處理的同時(shí)，MFC可以并行的進(jìn)行核間通信和DMA數(shù)據(jù)傳?

—圖5一2使用EDK開發(fā)的SoC的IP核總線連接圖5.3系統(tǒng)配置在SoC實(shí)現(xiàn)中，我們使用開發(fā)板自帶的PowerPC405硬核作為主處理單元，其指令集兼容32位PowerPC指令集，并具有16KB的一級指令Cache和16KB的一級數(shù)據(jù)Caehe。PowerPC4OS的運(yùn)行頻率被設(shè)置為40OMHz，而CoreConnect的PLB和OPB總線的頻率100MHZ。而輔助處理單元SPE則是項(xiàng)目組自行經(jīng)過前端設(shè)計(jì)，并通過板上的FPGA實(shí)現(xiàn)。實(shí)現(xiàn)的SPE單元支持項(xiàng)目中設(shè)計(jì)的犯位的 RISCSPE指令集。根據(jù)M以03開發(fā)板自帶 64KBBlockRAM的特點(diǎn)，我們使用了其中的32KB作為SPE專有的璐。同時(shí)，我們根據(jù)本文中設(shè)計(jì)的片上通信模型為SPE設(shè)計(jì)了專門的通信控制單元ICU。SPE的運(yùn)行頻率設(shè)置為150MHZ。單個(gè)SPE使用了2190個(gè)Sliee

【引證文獻(xiàn)】

相關(guān)期刊論文 前2條

1 宋彭濤;田斌;蔣烈輝;李繼中;王九宇;;基于ISS的多處理器嵌入式系統(tǒng)模擬方案[J];計(jì)算機(jī)工程;2010年21期

2 楊望仙;李仁發(fā);吳強(qiáng);劉彥;陳宇;;過程級動(dòng)態(tài)劃分的RSoC軟硬件雙通信模式[J];小型微型計(jì)算機(jī)系統(tǒng);2011年04期

相關(guān)博士學(xué)位論文 前1條

1 王穎鋒;嵌入式系統(tǒng)節(jié)能調(diào)度算法研究與設(shè)計(jì)[D];西安電子科技大學(xué);2010年

相關(guān)碩士學(xué)位論文 前10條

1 董珍;異構(gòu)多核處理器的任務(wù)調(diào)度分配問題及算法研究[D];哈爾濱工程大學(xué);2010年

2 宋彭濤;系統(tǒng)級模擬器中多處理器間通信模擬技術(shù)研究[D];解放軍信息工程大學(xué);2010年

3 于濤;基于多核的網(wǎng)絡(luò)設(shè)備測試系統(tǒng)軟件設(shè)計(jì)[D];西安電子科技大學(xué);2010年

4 朱辰;基于多核處理器的分組數(shù)據(jù)通信網(wǎng)關(guān)系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)[D];西安電子科技大學(xué);2008年

5 張萬利;面向圖像處理的異構(gòu)多核仿真系統(tǒng)研究[D];中南大學(xué);2011年

6 王旭濤;基于異構(gòu)多核處理器系統(tǒng)的任務(wù)調(diào)度算法研究[D];南京郵電大學(xué);2011年

7 程翠翠;基于OMAP3530處理器的水聲擴(kuò)頻通信模塊的實(shí)現(xiàn)[D];哈爾濱工程大學(xué);2011年

8 邊瑞鋒;基于網(wǎng)絡(luò)多核處理器的入侵防御系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D];西安電子科技大學(xué);2009年

9 高文;一種針對計(jì)算密集型任務(wù)的異構(gòu)多核結(jié)構(gòu)的設(shè)計(jì)與研究[D];上海交通大學(xué);2009年

10 楊望仙;面向可重構(gòu)片上系統(tǒng)的通信研究[D];湖南大學(xué);2010年

本文編號：2821251