隨著半導體工藝的發(fā)展,微處理器結構的復雜度也越來越高。其中,在提高系統(tǒng)性能的同時,保證系統(tǒng)的穩(wěn)定性和有效性成為了設計的重點。動態(tài)電壓頻率調節(jié)(DVFS)的技術可以動態(tài)的將處理器片上頻率和電壓調節(jié)至設定值,這項技術的有效性已經得到驗證,并進行了廣泛的應用。這樣,在保證系統(tǒng)性能的情況下最大的降低功耗,就需要對各時鐘頻率下處理器的性能進行準確的估計,以此來有效地調配處理器資源。 本文基于蹤跡驅動的處理器模擬器smtsim,對處理器在不同頻率下的表現(xiàn)進行了詳細的研究。通過將處理器的執(zhí)行時間分為內存操作和流水線中的處理時間,確定了在處理器片上時鐘頻率發(fā)生變化后,主要影響系統(tǒng)性能的部分。據(jù)此,將處理器的運行過程劃分為需進行內存操作的各事件的區(qū)間,并分析了在處理器工作期間,各種高速緩存失效事件對處理器性能的影響和它們發(fā)生的具體過程。主要通過對失效事件發(fā)生后,處理器中的功能單元受到的局限和處理過程,詳細解釋了失效事件造成處理器停頓的原因和它們在時鐘頻率變化后所發(fā)生的變化。 由此,本文進一步研究了高速緩存失效事件的重疊對系統(tǒng)性能的影響。提出了在一個失效事件發(fā)生的區(qū)間內,失效事件所進行內存操作的時間互相重疊,導致了直接根據(jù)失效事件數(shù)對內存操作時間進行估計的不準確。在對重疊的過程進行詳細分析后,通過定義失效區(qū)間,對在一定時間內發(fā)生重疊的失效事件進行有效統(tǒng)計,和單獨發(fā)生的失效事件統(tǒng)一考慮后,得出對不同時鐘頻率下系統(tǒng)性能變化的主要因素。 然后,對在區(qū)間內發(fā)生失效事件數(shù)量的不同與內存到處理器片上的傳輸帶寬和內存存取頻率的關系進行了考察。提出隨著失效事件重疊程度的增大,內存存取時間會相應上升,并使用了線性回歸方程利用線下訓練根據(jù)失效事件重疊度對不同頻率下內存存取時間進行了估計。綜合考慮各因素后,建立了根據(jù)內存操作時間的變化對不同時鐘頻率下處理器性能進行預測的模型,并使用了SPEC CPU2000基準程序集對模型進行了驗證。實踐證明,模型能夠很好的對不同頻率下處理器的性能進行準確的預測,滿足對處理器進行時鐘頻率調節(jié)時所需的依據(jù)。
【學位單位】：東北大學
【學位級別】：碩士
【學位年份】：2010
【中圖分類】：TP332

【參考文獻】

相關博士學位論文 前5條

1 張戈;高性能通用處理器核的低功耗技術研究[D];中國科學院研究生院（計算技術研究所）;2006年

2 張福新;微處理器性能分析與優(yōu)化[D];中國科學院研究生院（計算技術研究所）;2005年

3 馬可;微處理器性能分析模型的建立和研究[D];中國科學技術大學;2007年

4 陳永然;面向高性能計算的性能評價模型技術研究[D];國防科學技術大學;2007年

5 凡啟飛;高性能嵌入式處理器低功耗技術研究[D];中國科學技術大學;2009年

本文編號：2821152