隨著工藝水平的發(fā)展,集成電路設(shè)計(jì)向著速度更快,面積更小的方向穩(wěn)步發(fā)展著。處理器作為集成電路設(shè)計(jì)產(chǎn)品的代表,更是需要體現(xiàn)出這種發(fā)展趨勢。為了使整體性能有較好的表現(xiàn),各方面的優(yōu)化在處理器的各組成部件的設(shè)計(jì)中都應(yīng)有所體現(xiàn)。 乘法器是處理器中的一個(gè)重要組成部分。在多媒體應(yīng)用、圖像處理等領(lǐng)域中,大量的循環(huán)乘法運(yùn)算使得乘法器的作用尤為突出,其對處理器的整體性能也起到了至關(guān)重要的影響。本文就是要針對速度和面積方面的性能提高提出三種不同位數(shù)的乘法器:16×16乘法器、32×16乘法器和32×32乘法器的設(shè)計(jì)及具體實(shí)施方案。 首先,文章簡要的介紹了乘法器的原理,并進(jìn)一步對基為4的改進(jìn)Booth算法給出了詳細(xì)的推導(dǎo),就有符號(hào)和無符號(hào)兩種情況分別說明,產(chǎn)生的部分積數(shù)目較傳統(tǒng)的Booth算法減半,為后續(xù)的設(shè)計(jì)減小了壓力。 然后,本文提出了乘法器的核心部分——部分積壓縮器的樹狀結(jié)構(gòu),在應(yīng)用并行計(jì)算的同時(shí)考慮到了時(shí)間延遲上的平衡性,有效地提高了乘法器的計(jì)算速度。在確保速度的前提下,文章通過三種獨(dú)立的方法減少部分積壓縮器中的加法器數(shù)目,從而對面積進(jìn)行了優(yōu)化。在此之后,利用分段的超前進(jìn)位加法器實(shí)現(xiàn)乘法器中最后的加法運(yùn)算,完成乘法器的設(shè)計(jì)。而后對三個(gè)乘法器的整體進(jìn)行功能驗(yàn)證,證實(shí)了其功能的正確性。 在乘法器的實(shí)現(xiàn)上,采用smic0.18微米工藝標(biāo)準(zhǔn)單元搭建,其后應(yīng)用synopsys公司的DC工具進(jìn)一步優(yōu)化,得到綜合結(jié)果。通過后仿真測試。最后,文章對三個(gè)乘法器完成同一任務(wù):32×32乘法的不同方案進(jìn)行面積和時(shí)間延遲復(fù)雜度的綜合考慮,給出評價(jià),得到最優(yōu)方案。
【學(xué)位單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2007
【中圖分類】：TP332.22
【部分圖文】：

乘法器整體框圖

于在各輸入均無延遲的情況下，全加器的 sum 輸出端延遲約延遲 2d，cout 輸出端延遲約為一個(gè) XOR 門延遲 d，如圖 5-1 所全加器各端口延遲量，有如下關(guān)系：tsum=max (ta+2d, tb+2d, tcin+d), tcout=max (ta+d, tb+d, tcin+d)

面積優(yōu)化基礎(chǔ)示意圖

【引證文獻(xiàn)】

相關(guān)博士學(xué)位論文 前1條

1 王侃文;領(lǐng)域?qū)Ｓ每芍貥?gòu)計(jì)算結(jié)構(gòu)研究[D];復(fù)旦大學(xué);2011年

相關(guān)碩士學(xué)位論文 前2條

1 李杰;低功耗可擴(kuò)展FFT專用集成電路的設(shè)計(jì)[D];湖南大學(xué);2011年

2 商麗衛(wèi);基于有限狀態(tài)機(jī)的乘法器設(shè)計(jì)與實(shí)現(xiàn)[D];太原科技大學(xué);2012年

本文編號(hào)：2820785