在深亞微米工藝條件下,芯片內(nèi)部可變性日益增加,電源電壓VDD日漸降低,使得SRAM存儲(chǔ)單元穩(wěn)定性受到一定影響,所以我們需要一種簡(jiǎn)單高效的穩(wěn)定性判斷方法來(lái)提高設(shè)計(jì)時(shí)間。并且隨著器件尺寸等比例縮小,芯片集成度升高,封裝密度上升,這一系列的變化都會(huì)導(dǎo)致一些意想不到的問(wèn)題,使得半導(dǎo)體存儲(chǔ)器件的可靠性變差。例如,阿爾法粒子注入引發(fā)的軟錯(cuò)誤(Soft Error)問(wèn)題正日益受到關(guān)注。 本文首先介紹了傳統(tǒng)的SRAM單元穩(wěn)定性判斷方法:靜態(tài)噪聲容限(SNM)。隨后引入一種新型N型曲線法對(duì)單元的讀寫(xiě)操作進(jìn)行分析,發(fā)現(xiàn)該方法比SNM有著明顯的優(yōu)越性。它不但能提供存儲(chǔ)單元的電壓信息,還能提供電流信息,綜合兩者能做出更準(zhǔn)確的穩(wěn)定性判斷。此外,N型曲線法比SNM實(shí)現(xiàn)起來(lái)也容易很多,只要通過(guò)電路仿真即可實(shí)現(xiàn),不需要另外的數(shù)學(xué)運(yùn)算求靜態(tài)噪聲容限的值。運(yùn)用N型曲線法對(duì)6T存儲(chǔ)單元電路進(jìn)行仿真,研究電源電壓VDD、單元比率r、上拉比率q對(duì)存儲(chǔ)單元讀寫(xiě)操作的穩(wěn)定性影響,得出以下結(jié)論:VDD的增大使得讀操作穩(wěn)定性增強(qiáng)而寫(xiě)能力卻降低;單元比率r升高有利于改善讀穩(wěn)定性;降低上拉比率q有利于提高單元寫(xiě)能力。 然后,針對(duì)目前SRAM存儲(chǔ)單元面臨的α粒子注入引起的軟錯(cuò)誤問(wèn)題,用一個(gè)簡(jiǎn)化的反相器模型,模擬其在α粒子注入時(shí)的輸出變化。將該輸出用作SRAM存儲(chǔ)單元電路仿真的輸入信號(hào),從而研究α粒子注入對(duì)存儲(chǔ)單元雙穩(wěn)電路的穩(wěn)定性影響。其中,α粒子的注入通過(guò)一個(gè)單指數(shù)電流源來(lái)模擬。得出結(jié)論:PMOS等效電阻越大或者存儲(chǔ)節(jié)點(diǎn)電容越小,α粒子的注入越容易導(dǎo)致存儲(chǔ)單元軟錯(cuò)誤的發(fā)生,以及關(guān)鍵電荷(Critical Charge)的值越小,發(fā)生軟錯(cuò)誤的可能性越大。 最后,利用N型曲線法,比較分析了有無(wú)α粒子注入時(shí)的單元穩(wěn)定性,發(fā)現(xiàn)當(dāng)α粒子注入時(shí)單元的讀穩(wěn)定性下降,而寫(xiě)能力卻得到增強(qiáng)。
【學(xué)位單位】：蘇州大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2011
【中圖分類】：TP333
【部分圖文】：

常用 3-8 譯碼器即可實(shí)現(xiàn)。輸入輸出緩沖用于驅(qū)動(dòng)數(shù)據(jù)的傳發(fā)器和驅(qū)動(dòng)電路。正如 CPU 作為計(jì)算機(jī)的大腦一樣，時(shí)序心部分，用于產(chǎn)生時(shí)鐘控制信號(hào)，操控其它模塊的工作，因且設(shè)計(jì)比較復(fù)雜，所以沒(méi)有固定的電路結(jié)構(gòu)，設(shè)計(jì)者可以根放大器用于數(shù)據(jù)輸出時(shí)，把小信號(hào)放大為有效信號(hào)，供輸出

TSRAM存儲(chǔ)單元結(jié)構(gòu)

從作圖角度講，兩根交叉的曲線其實(shí)是兩個(gè)鏡像反相器傳輸曲插入的最大正方形的邊長(zhǎng)。在讀操作過(guò)程中，位線被預(yù)充電到電源OSFET 與存取管并聯(lián)，使得單元內(nèi)反相器的增益減小，因而這是很 2.2 即為讀狀態(tài)下的存儲(chǔ)單元電路圖，其中 Vn是直流靜態(tài)噪聲源，入、工藝波動(dòng)、工作環(huán)境變化等因素引起。讀操作時(shí)，兩個(gè)位線 BL到高電平，并且字線打開(kāi)，這樣，PG1 和 PUP2 處于截止?fàn)顟B(tài)，假工作于飽和區(qū)，而 PDN2 和 PUP1 工作在線性區(qū)。這樣的假設(shè)可以通的代入得到驗(yàn)證。圖 2.2 也可以簡(jiǎn)化成如圖 2.3 所示的兩個(gè)反相器組。

【參考文獻(xiàn)】

相關(guān)期刊論文 前3條

1 王娜;何俊明;劉云海;丁育林;丁佳妮;;α粒子加速軟失效率測(cè)試的穩(wěn)定性研究[J];半導(dǎo)體技術(shù);2011年01期

2 王佳靜,華林,沈泊,李文宏,章倩苓;一種500MHz 32×32bit高速五端口CMOS寄存器堆[J];半導(dǎo)體學(xué)報(bào);2002年12期

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相關(guān)碩士學(xué)位論文 前1條

1 張一平;深亞微米靈敏放大器設(shè)計(jì)[D];蘇州大學(xué);2008年

本文編號(hào)：2815022