在電子系統(tǒng)綜合測(cè)試與分析領(lǐng)域中,儀器設(shè)備的數(shù)字化、軟件化中需要采用大量信號(hào)處理,許多應(yīng)用場(chǎng)合中信號(hào)處理算法越來越復(fù)雜,實(shí)時(shí)性要求越來越高,相應(yīng)的計(jì)算量也越來越大。為了解決這個(gè)問題,我們不得不越來越多地把以往用于大型計(jì)算機(jī)的并行處理技術(shù)應(yīng)用到信號(hào)處理中來。 信號(hào)處理中各個(gè)層次上的硬、軟件并行處理技術(shù)紛繁復(fù)雜,在這當(dāng)中采用多處理器對(duì)信號(hào)進(jìn)行并行加速處理是一個(gè)正在受到日益重視的研究方向。多處理器并行處理系統(tǒng)設(shè)計(jì)中,牽涉到多處理器間任務(wù)調(diào)度和并行算法實(shí)現(xiàn)等難點(diǎn)問題,需要結(jié)合處理器計(jì)算單元的互聯(lián)特性和信號(hào)處理算法的并行可擴(kuò)性進(jìn)行研究。尋求一種低通信開銷的高效處理結(jié)點(diǎn)互連技術(shù)、任務(wù)分配調(diào)度方法以及對(duì)信號(hào)處理算法并行改進(jìn)改進(jìn)己成為當(dāng)務(wù)之急。 本文主要研究了多DSP(Digital Signal Processor)并行處理系統(tǒng)的設(shè)計(jì),涉及并行處理系統(tǒng)的體系結(jié)構(gòu)、數(shù)字信號(hào)處理芯片(DSP)在并行處理中的應(yīng)用、信號(hào)處理算法并行化的研究等等。本文對(duì)組成并行處理系統(tǒng)的三個(gè)要素:處理單元、并行處理機(jī)網(wǎng)絡(luò)結(jié)構(gòu)、任務(wù)調(diào)度和并行算法進(jìn)行了詳細(xì)的論述。設(shè)計(jì)和實(shí)現(xiàn)采用由TigerSHARC@DSP組成的分布式多處理器互聯(lián)平臺(tái),在采用VDK RTOS(VisualDSP++ Kernel Real-time Operator System )組成的并行系統(tǒng)之上進(jìn)行處理任務(wù)分配和調(diào)度,針對(duì)FFT,IIR和FIR濾波等算法進(jìn)行并行性分析,提出了一些通用信號(hào)處理算法在并行系統(tǒng)上提高性能的任務(wù)分配和算法改進(jìn)方法。
【學(xué)位單位】：華中科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2007
【中圖分類】：TP332
【部分圖文】：

華 中 科 技 大 學(xué) 碩 士 學(xué) 位 論 文圖2.3.共享存儲(chǔ)器的8片ADSP-TS-xxx處理器并行系統(tǒng). 數(shù)據(jù)流多處理器并行系統(tǒng)這種系統(tǒng)的處理器之間通過數(shù)據(jù)流相聯(lián)系，數(shù)據(jù)流通過 ADSP-TSxink Ports)來傳送，系統(tǒng)結(jié)構(gòu)比較簡(jiǎn)單，如圖 2.4 所示。當(dāng)各處理器之有關(guān)聯(lián)，只是通過數(shù)據(jù)流相聯(lián)系時(shí)，可選擇數(shù)據(jù)流多處理器并行方式在處理器之間傳送數(shù)據(jù)的最大速率為 250Myte/s。

圖 2.6. MeshSP 結(jié)構(gòu)的基本形式種結(jié)構(gòu)中，每個(gè) TigerSHARC 只與相鄰節(jié)點(diǎn)直接通信，避合大規(guī)模并行系統(tǒng)。MeshSP 專利目前為 ICE( Intergrated Co司已經(jīng)使用 MeshSP 技術(shù)開發(fā)出了 MSP8x8 處理機(jī)，它由 FLOPS 處理能力和 5.1Gbyte 的通信帶寬，用 8x8 的 M4 的附屬 FFT 變換只需要 26ns。rSHARC DSP 并行機(jī)的 PCI 接口擴(kuò)展rSHARC DSP 的主機(jī)接口擴(kuò)展 PCIigerSHARC DSP 通過共享存儲(chǔ)器和 Link 口互聯(lián)的并行處算和數(shù)字信號(hào)處理能力，但平臺(tái)的缺點(diǎn)是缺少相應(yīng)RC DSP 只提供了 HOST 接口供 DSP 與其它主控處理器良好擴(kuò)展性和常用基本算法庫(kù)的高性能信號(hào)處理計(jì)算平臺(tái)

數(shù)據(jù)地址總線且相互間通過鏈路口通信，構(gòu)成緊耦合系統(tǒng)，主機(jī)接口通過 PLX9054橋接芯片與 PCI 設(shè)備通信。圖2.7. 基于PCI總線的多DSP通用系統(tǒng)原理框圖二．橋接電路的設(shè)計(jì)設(shè)計(jì)中采用Altera公司的EP2C5型FPGA來進(jìn)行邏輯轉(zhuǎn)換，硬件接口的連接電路如圖2.8 所示。AD公司的TigerSHARC DSP系列DSP對(duì)多處理器空間進(jìn)行統(tǒng)一編址，而且支持突發(fā)模式的傳輸操作，因此可以直接把DSP 的低30位地址線直接接到PLX9054 的高30位地址線上（這是由于PCI總線為字節(jié)尋址而DSP為雙字尋址），只需要設(shè)置好PLX9054 配置寄存器中地址映射的值便可。圖2.8. DSP與PLX9054接口的連接電路三．FPGA 的邏輯轉(zhuǎn)換㈠．PCI 目標(biāo)模式下的操作邏輯時(shí)序目標(biāo)模式下 9054 要訪問 DSP 必須申請(qǐng)局部總線，訪問過程為以下三個(gè)步驟：1) 局部總線權(quán)轉(zhuǎn)讓：當(dāng) PLX9054 需要對(duì) DSP 進(jìn)行數(shù)據(jù)的讀寫操作時(shí)，PLX 9054令 LHOLD 信號(hào)有效，對(duì)局部總線提出請(qǐng)求，F(xiàn)PGA 收到 LHOLD 信號(hào)時(shí)便發(fā)送 HBR信號(hào)

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 胡新康;多DSP目標(biāo)檢測(cè)軟件設(shè)計(jì)與優(yōu)化[D];華中科技大學(xué);2011年

本文編號(hào)：2813047