發(fā)布時(shí)間：2020-09-05 08:48

　　 在現(xiàn)代雷達(dá)、無線電通信、遙測(cè)遙感等各個(gè)領(lǐng)域,需要處理各種大量、高速、實(shí)時(shí)性強(qiáng)的數(shù)據(jù)。因此,數(shù)據(jù)采集和存儲(chǔ)技術(shù)是數(shù)字信號(hào)處理系統(tǒng)中非常重要的運(yùn)用,目前以高性能FPGA為控制核心,結(jié)合大容量SDRAM存儲(chǔ)器的數(shù)字系統(tǒng)成為研究的熱點(diǎn)。 本文以Xilinx公司的Virtex_4 FPGA為處理平臺(tái),1Gbit DDR SDRAM為存儲(chǔ)介質(zhì),USB控制器實(shí)現(xiàn)數(shù)據(jù)傳輸,進(jìn)行高速大容量存儲(chǔ)系統(tǒng)的設(shè)計(jì),為完成復(fù)雜信號(hào)處理算法的實(shí)現(xiàn)提供了可靠的支持。在對(duì)DDR SDRAM存儲(chǔ)結(jié)構(gòu)、控制原理、接口時(shí)序進(jìn)行深入理解的基礎(chǔ)上,利用開源化的IP核實(shí)現(xiàn)DDR控制器,通過對(duì)控制器進(jìn)行模塊劃分與仿真驗(yàn)證,確定了控制器邏輯功能的正確性。在實(shí)現(xiàn)DDR控制器的基礎(chǔ)上,進(jìn)一步確立了高速數(shù)據(jù)存儲(chǔ)系統(tǒng)的設(shè)計(jì)要求與模塊組成,提出了基于FIFO的高速數(shù)據(jù)緩存方案和利于性能優(yōu)化的系統(tǒng)測(cè)試方案。通過ISE 10.1開發(fā)平臺(tái)和Verilog HDL設(shè)計(jì)輸入方式,對(duì)每個(gè)模塊進(jìn)行了詳細(xì)的邏輯設(shè)計(jì)和分析說明,并借助ModelSim仿真工具完成了各模塊以及整個(gè)系統(tǒng)的功能仿真和驗(yàn)證,達(dá)到設(shè)計(jì)要求。最后利用實(shí)際硬件環(huán)境對(duì)所設(shè)計(jì)的系統(tǒng)進(jìn)行測(cè)試,通過系統(tǒng)資源分析,系統(tǒng)實(shí)時(shí)性分析和實(shí)際運(yùn)行結(jié)果分析,證明了所設(shè)計(jì)的高速大容量數(shù)據(jù)存儲(chǔ)系統(tǒng)符合應(yīng)用需求,可進(jìn)一步應(yīng)用于信號(hào)處理算法的實(shí)現(xiàn)過程中。 論文的最后在基于復(fù)雜信號(hào)處理算法實(shí)現(xiàn)的應(yīng)用上,對(duì)算法中涉及的數(shù)據(jù)傳輸和關(guān)鍵的運(yùn)算處理進(jìn)行需求分析,提出了對(duì)兩種存儲(chǔ)器資源的分配與調(diào)度策略,完成了可行性論證。
【學(xué)位單位】：華中科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2009
【中圖分類】：TP333
【部分圖文】：

在 ADC 采集的數(shù)據(jù)進(jìn)入 DDR SDRAM 存儲(chǔ)器和通過 USBPC 機(jī)前，需要先通過高速緩存處理，才可進(jìn)行后續(xù)操作。因?yàn)?ADC 輸 100MHz 的數(shù)據(jù)，與 DDR 芯片工作時(shí)鐘 133MHz 不同步，而 USB 控時(shí)鐘為 6MHz，若直接輸出帶寬明顯不滿足要求，因此需要通過高速緩據(jù)率的轉(zhuǎn)變。在這里預(yù)采用 FIFO(First In First Out)方式完成此操作。進(jìn)先出的數(shù)據(jù)緩存器[9]，數(shù)據(jù)在其中順序流動(dòng)，可以達(dá)到很高的傳輸速其缺點(diǎn)就是只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，不能像普通存儲(chǔ)器那線決定讀取或?qū)懭肽硞�(gè)指定的地址。FIFO 一般用于數(shù)據(jù)的緩存和適配間的相位差和頻率飄移，保證數(shù)據(jù)安全可靠地傳輸[9]，正好符合本設(shè)計(jì)心器件選型中核心芯片的選型包括 FPGA 選型、存儲(chǔ)芯片選型及 USB 控制芯片的

據(jù)進(jìn)行存儲(chǔ)和導(dǎo)出。DDR 芯片采用的是 MICRON 公司生產(chǎn)的 MT46V64M16 顆粒，封裝為 66PIN SSOP，容量為 1Gbit，其供電電壓為 2.5V[12]，其結(jié)構(gòu)圖如圖 2-2 所示。它由四個(gè)邏輯 Bank 組成，每一個(gè) Bank 即為一個(gè)存儲(chǔ)陣列，對(duì) Bank 的尋址方法類似表格的檢索原理，先指定一個(gè)行，再制定一個(gè)列，就可以準(zhǔn)確找到所需的表格位置[13]。由此可見，芯片的存儲(chǔ)容量由下式得到：存儲(chǔ)容量=行數(shù)×列數(shù)×Bank 數(shù)×數(shù)據(jù)位寬本設(shè)計(jì)中采用的 DDR 芯片有 14 根行地址線，10 根列地址先，4 個(gè)邏輯 Bank，數(shù)據(jù)位寬為 16 位，因此可以得到本芯片的存儲(chǔ)規(guī)格為 214×210×4×16bit=64M×16bit。芯片內(nèi)部工作時(shí)鐘為 133MHz，則帶寬為 133×2×16=533MB/s。

圖 2-3 USB 控制器內(nèi)部結(jié)構(gòu)示意圖該芯片采用通用可編程接口(GPIF)方式，能有效提高數(shù)據(jù)傳輸速率，增強(qiáng)傳輸穩(wěn)定性�？刂破骷闪� USB2.0 收發(fā)器、串行接口引擎(SIE)、集成 8.5KB 片上 RA的增強(qiáng)型高速 8051 單片機(jī)以及通用可編程接口等模塊[19]。最高時(shí)鐘頻率可以達(dá)48MHz，可以支持 8/16 位數(shù)據(jù)總線。USB 控制器 CY7C68013A 主要有三種不同管腳數(shù)目，分別為 128pin，100pin56pin。這里只是將數(shù)據(jù)從 DDR 存儲(chǔ)器傳送到 PC 機(jī)，而不需要其他的功能，因此設(shè)計(jì)中 USB 的控制器采用 CYPRESS 公司的 CY7C68013A-56 SSOP。具體型號(hào)CY7C68013A-56PVXC。USB 時(shí)鐘采用晶振提供，輸出 24MHz 固定頻率時(shí)鐘信號(hào)。供電為 3.3V，與 FPG接口相應(yīng)的 BANK 供電標(biāo)準(zhǔn)也為 3.3V LVCMOS33。SW3 為 USB 復(fù)位開關(guān)，可以USB 控制器內(nèi)部寄存器進(jìn)行清零操作。

【引證文獻(xiàn)】

相關(guān)期刊論文 前1條

1 許俊龍;張羿猛;劉純武;黃安琪;唐貴林;;40Gb/s DQPSK光信號(hào)解調(diào)技術(shù)研究[J];光通信技術(shù);2012年09期

相關(guān)碩士學(xué)位論文 前4條

1 趙樂;基于FPGA的高速實(shí)時(shí)數(shù)據(jù)采集存儲(chǔ)系統(tǒng)的設(shè)計(jì)[D];武漢理工大學(xué);2012年

2 廖興文;基于VPX的數(shù)據(jù)處理平臺(tái)實(shí)現(xiàn)[D];電子科技大學(xué);2012年

3 王棟;基于PCI總線的高速數(shù)據(jù)傳輸系統(tǒng)的研制[D];中北大學(xué);2013年

4 郭永昌;高端數(shù)碼相框硬件系統(tǒng)設(shè)計(jì)[D];哈爾濱工業(yè)大學(xué);2013年

本文編號(hào)：2812815