隨著超深亞微米集成電路制造工藝的成熟,給集成電路設(shè)計(jì)提供了廣闊的空間,單個(gè)芯片能夠集成的集體管數(shù)目已經(jīng)達(dá)到十億量級(jí),預(yù)計(jì)到2020年這一數(shù)字將超過(guò)180億個(gè)。目前,IBM和Intel的高端處理器已經(jīng)集成超過(guò)30億個(gè)晶體管,這些高性能處理器無(wú)一例外的都使用了大容量、多層次的片上Cache來(lái)隱藏訪存延遲,其面積已占到整個(gè)芯片的60%-70%。多元化應(yīng)用需求的持續(xù)推動(dòng)和體系結(jié)構(gòu)設(shè)計(jì)技術(shù)的不斷飛躍對(duì)微處理器片上存儲(chǔ)系統(tǒng)提出了更高要求和嚴(yán)峻挑戰(zhàn),“存儲(chǔ)墻”問題對(duì)處理器整體性能提升的阻礙作用愈發(fā)凸顯。如何合理、高效、智能的利用片上Cache空間,構(gòu)建高性能存儲(chǔ)系統(tǒng),進(jìn)而跨越“存儲(chǔ)墻”是處理器微體系結(jié)構(gòu)研究的重要內(nèi)容。本文深入分析了影響處理器存儲(chǔ)系統(tǒng)性能的主要因素,研究了片上存儲(chǔ)系統(tǒng)性能優(yōu)化關(guān)鍵技術(shù),認(rèn)為分支預(yù)測(cè)路徑上的猜測(cè)執(zhí)行帶來(lái)的Cache污染對(duì)Cache空間利用率和處理器IPC性能產(chǎn)生了負(fù)面影響。而現(xiàn)有Cache控制機(jī)制缺乏緩解Cache污染的能力和有效利用猜測(cè)路徑訪存數(shù)據(jù)預(yù)取效應(yīng)的能力,使Cache性能的提升受到阻礙。另外,對(duì)低延遲Cache替換算法的研究相對(duì)較少,仍存在進(jìn)一步優(yōu)化的空間。論文在對(duì)阻礙處理器片上存儲(chǔ)系統(tǒng)性能提升關(guān)鍵因素進(jìn)行深刻論述的基礎(chǔ)上,從減輕Cache污染、提升Cache空間使用效率和低延遲Cache替換算法幾個(gè)方面對(duì)處理器片上存儲(chǔ)系統(tǒng)性能優(yōu)化方案開展了深入研究,主要工作和創(chuàng)新點(diǎn)如下:(1)提出了一種基于分支預(yù)測(cè)路徑中存儲(chǔ)器訪問數(shù)據(jù)跟蹤的數(shù)據(jù)Cache污染過(guò)濾方案,通過(guò)動(dòng)態(tài)形成的分支預(yù)測(cè)路徑訪存數(shù)據(jù)跟蹤表,對(duì)猜測(cè)執(zhí)行路徑上的訪存指令寫入Cache的數(shù)據(jù)進(jìn)行實(shí)時(shí)動(dòng)態(tài)跟蹤,并且為每個(gè)Cache數(shù)據(jù)行對(duì)應(yīng)的地址標(biāo)簽字段增加兩個(gè)標(biāo)志域——猜測(cè)執(zhí)行數(shù)據(jù)標(biāo)志SDT和猜測(cè)路徑編號(hào)SPN來(lái)配合分支預(yù)測(cè)路徑訪存數(shù)據(jù)跟蹤表對(duì)Cache中污染數(shù)據(jù)的控制,降低了預(yù)測(cè)路徑上寫入Cache的數(shù)據(jù)對(duì)Cache效率的影響,有效提升了片上存儲(chǔ)系統(tǒng)的性能,不需要增加額外的獨(dú)立Cache,提升了Cache空間利用率,降低了Cache設(shè)計(jì)復(fù)雜度,對(duì)于小容量的D-Cache非常適用。實(shí)驗(yàn)結(jié)果表明,本方案對(duì)L1 D-Cache命中率提升幅度為0.03%-6.69%,平均提升了1.80%;IPC提升幅度為0.01%-6.60%,平均為2.56%。(2)提出了一種基于Cache數(shù)據(jù)地址標(biāo)簽Valid位分裂的低污染Cache訪問方案,對(duì)Cache地址標(biāo)簽中的Valid位做優(yōu)化設(shè)計(jì),將原有的1位地址標(biāo)簽Valid位替換為2位標(biāo)志,即RVB標(biāo)志位和WVB標(biāo)志位,并根據(jù)這兩個(gè)標(biāo)志位的不同組合對(duì)Cache數(shù)據(jù)行的讀寫訪問進(jìn)行專門控制。第一,該低污染Cache訪問方案能夠區(qū)分正確路徑上訪存指令和猜測(cè)路徑上訪存指令寫入Cache的數(shù)據(jù),并采用不同的方式進(jìn)行處理;第二,該低污染Cache訪問方案能夠保留并利用猜測(cè)路徑上訪存數(shù)據(jù)可能具有的數(shù)據(jù)預(yù)取效應(yīng);第三,每次向Cache寫入數(shù)據(jù)時(shí),無(wú)須經(jīng)過(guò)Cache替換算法的處理就能夠直接向Cache中存儲(chǔ)猜測(cè)數(shù)據(jù)的Cache行寫入數(shù)據(jù)。用較為簡(jiǎn)單的方法有效提升了Cache空間的利用率,提高了Cache寫操作效率,降低了猜測(cè)路徑上訪存數(shù)據(jù)可能導(dǎo)致的Cache污染對(duì)片上存儲(chǔ)性能的影響。實(shí)驗(yàn)結(jié)果表明,本低污染Cache訪問方案能夠?qū)PC(Instruction per Clock)性能平均提升5.13%,使L1 D-Cache缺失率平均降低29.66%。(3)提出了一種基于空間預(yù)約的低延遲Cache替換算法——CSPO,為片上Cache單元增加空間預(yù)約機(jī)制,包括預(yù)約空間計(jì)數(shù)器POC,Cache行預(yù)約標(biāo)志POT,多個(gè)空間預(yù)約地址寄存器CPAR,以及相應(yīng)的控制邏輯,實(shí)現(xiàn)了Cache替換目標(biāo)的選擇過(guò)程與片外存儲(chǔ)器訪問操作并行執(zhí)行。該策略同時(shí)具備盡快提前將Cache臟數(shù)據(jù)寫回主存的能力,有效隱藏Cache替換操作和Cache臟數(shù)據(jù)寫回延遲、降低了訪存指令執(zhí)行總延遲,提升了指令吞吐性能。尤其對(duì)于預(yù)約的Cache數(shù)據(jù)行為臟數(shù)據(jù)的情況來(lái)說(shuō),CSPO能夠提前啟動(dòng)臟數(shù)據(jù)的寫回操作,顯著降低Cache訪問總延遲。仿真結(jié)果表明,CSPO方案能使IPC平均提升5.37%。論文的研究成果為片上存儲(chǔ)系統(tǒng)性能優(yōu)化設(shè)計(jì)提供了可借鑒的方案,也為進(jìn)一步提高先進(jìn)處理器體系結(jié)構(gòu)中的Cache性能提供了方法和手段。
【學(xué)位單位】：長(zhǎng)安大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位年份】：2018
【中圖分類】：TP333
【部分圖文】：

多線程處理器[40]通過(guò)狀態(tài)資源的復(fù)制來(lái)保持每個(gè)線程上下文，其中包括各狀態(tài)寄存器和程序計(jì)數(shù)器（PC，Program Counter）等，但是執(zhí)行資源和片存則為多個(gè)線程共享。由于能夠?qū)崿F(xiàn)線程間的快速切換，這就對(duì)硬件控制提出了較高的要求，設(shè)計(jì)復(fù)雜度和硬件開銷較大。多線程處理器可分為兩即各個(gè)線程交替執(zhí)行的細(xì)粒度多線程處理器和只在長(zhǎng)延遲事件出現(xiàn)才進(jìn)行切換的粗粒度多線程處理器。細(xì)粒度多線程體系結(jié)構(gòu)下，每個(gè)時(shí)鐘周期都行線程上下文的切換，而粗粒度的則不會(huì)頻繁的在線程間切換執(zhí)行。針對(duì)特征的應(yīng)用程序，這兩種體系結(jié)構(gòu)各具優(yōu)勢(shì)。不同體系結(jié)構(gòu)下指令的執(zhí)行如圖 1.5所示。

長(zhǎng)安大學(xué)博士學(xué)位論文進(jìn)行切換，這種結(jié)構(gòu)是用單線程性能的犧牲換取了系統(tǒng)吞吐率提升，借多數(shù)量的線程運(yùn)行來(lái)隱藏訪存延遲，但是在執(zhí)行線程數(shù)較少的情況下，能的提升比較有限。而粗粒度多線程結(jié)構(gòu)對(duì)單個(gè)線程指令級(jí)并行性的挖充分，但是卻存在線程間切換的開銷較大、設(shè)計(jì)相對(duì)復(fù)雜的問題。

案來(lái)實(shí)現(xiàn)資源濫用和占用的檢測(cè)和發(fā)現(xiàn)，并且能夠及時(shí)的將壟斷存儲(chǔ)資源的線程掛起或者阻塞，進(jìn)而將占用的存儲(chǔ)空間釋放，提供給真正需要的線程使用，緩解多個(gè)線程對(duì)存儲(chǔ)資源的競(jìng)爭(zhēng)，提升片上存儲(chǔ)資源的利用率。1.2.4同時(shí)多線程處理器存儲(chǔ)結(jié)構(gòu)在同時(shí)多線程結(jié)構(gòu)中，通過(guò)增加相應(yīng)的多線程自動(dòng)切換和發(fā)射寬度增大的硬件支持，更大限度地實(shí)現(xiàn)寬發(fā)射、亂序執(zhí)行的超標(biāo)量處理，使得流水線效率和系統(tǒng)性能得以提升。SMT 技術(shù)將超標(biāo)量技術(shù)和多線程技術(shù)的優(yōu)勢(shì)相結(jié)合，在只有增加少量硬件資源和芯片面積的情況下，充分挖掘線程級(jí)并行性。它實(shí)現(xiàn)每個(gè)時(shí)鐘周期來(lái)自多個(gè)線程的多條指令的同時(shí)發(fā)射執(zhí)行，通過(guò)對(duì) ILP 和 TLP 的并行挖掘，有效改善水平浪費(fèi)和垂直浪費(fèi)問題。但是，當(dāng)某個(gè)時(shí)鐘周期可并行發(fā)射的指令有限時(shí)，部分發(fā)射槽和相關(guān)執(zhí)行部件空閑，導(dǎo)致處理器執(zhí)行效率的下降。

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本文編號(hào)：2808131