發(fā)布時間：2020-08-26 05:19

【摘要】： 隨著集成電路設計和制造工藝的發(fā)展提高,數(shù)字信號處理器(Digital Signal Processor)的性能越來越高,芯片的集成復雜度也越來越高。為了保證芯片的良品率,增加內(nèi)部信號的可觀察性和可控制性,如何提高芯片的可測試性已經(jīng)成為研究的難點問題。同時,由于DSP的應用范圍不斷擴展,后期的軟件應用開發(fā)的難度也隨之增加,因此在DSP的設計過程中引入可調(diào)試性設計方法,可以為DSP復雜應用開發(fā)提供有效的支持。 為了解決芯片的測試以及后期軟件開發(fā)的調(diào)試問題,本文在深入研究rDSP體系結(jié)構(gòu)的基礎上,結(jié)合可測試性設計方法、片內(nèi)調(diào)試技術和應用需求,設計了基于JTAG邊界掃描協(xié)議的rDSP片內(nèi)調(diào)試系統(tǒng)。該調(diào)試系統(tǒng)主要包括TAP控制器、指令寄存器、數(shù)據(jù)寄存器、邊界掃描鏈、片內(nèi)調(diào)試單元和斷點寄存器組等模塊。主機通過JTAG接口對芯片進行調(diào)試,控制流水線的暫停、運行,實現(xiàn)了對芯片內(nèi)核狀態(tài)的觀察和設置,完成了對芯片內(nèi)寄存器組的讀寫操作,同時設計實現(xiàn)了軟硬件斷點、單步控制等基本調(diào)試功能;本文設計的片內(nèi)調(diào)試系統(tǒng)不需要在芯片上增加新的引腳,僅僅通過芯片上必要的JTAG接口即可實現(xiàn)板級邊界掃描測試和片內(nèi)調(diào)試功能。 在此基礎之上,完成了調(diào)試系統(tǒng)的硬件結(jié)構(gòu)設計,進行了RTL級的VerilogHDL代碼描述、邏輯綜合和綜合后的仿真驗證工作。 驗證結(jié)果表明,該調(diào)試系統(tǒng)能夠很好的完成芯片的片內(nèi)調(diào)試功能,滿足了可測試性和可調(diào)試性需求,為芯片板級測試和后期應用開發(fā)提供了基礎。
【學位授予單位】：上海交通大學
【學位級別】：碩士
【學位授予年份】：2009
【分類號】：TP368.11
【圖文】：

保證調(diào)試正確性的基本原則。片內(nèi)調(diào)試技術主要包括兩個方面的內(nèi)容：其一是調(diào)試部件對處理器運行狀態(tài)的可控制性；其二則是調(diào)試部件對系統(tǒng)狀態(tài)的可觀察性。前者讓調(diào)試工具能夠自如的控制目標系統(tǒng)的運行，使開發(fā)人員可以在任何需要的地方進行詳細的觀察和分析；后者則使開發(fā)人員可以觀察到程序在目標系統(tǒng)上運行的所有狀態(tài)和數(shù)據(jù)。1.1.2.1 DSP 系統(tǒng)調(diào)試的基本概念數(shù)字信號處理器（DSP）系統(tǒng)，由于應用的特定性，對攜帶性和低功耗的要求，通常資源有限，一般不具備獨立開發(fā)應用的能力。DSP 的開發(fā)環(huán)境與普通的計算機開發(fā)不同，而且 DSP 系統(tǒng)的調(diào)試方法更是隨著 DSP 和嵌入式系統(tǒng)的發(fā)展不斷進化改變。一個完整的數(shù)字信號處理系統(tǒng)開發(fā)平臺，通常由通用計算機和 DSP 硬件開發(fā)平臺組成，前者我們稱為主機，而后者則稱為目標板。兩者通過調(diào)試協(xié)議轉(zhuǎn)換器相連，采用的通信接口也種類繁多，如串口、并口、以太網(wǎng)接口、USB 接口、JTAG 接口等等。常見的 DSP 系統(tǒng)開發(fā)調(diào)試平臺如下圖 2 所示：

這個時候調(diào)試軟件不允許訪問調(diào)試部件，在正常運行狀態(tài)下，調(diào)試控制單元和斷點單元均運行在系統(tǒng)時鐘下；調(diào)試狀態(tài)則是指系統(tǒng)處于調(diào)試時鐘的控制之下，調(diào)試時鐘通過 JTAG 接口的 TCK 引腳輸入，此時主機調(diào)試軟件可以通過 JTAG 接口操作所有調(diào)試部件和觀察系統(tǒng)內(nèi)核狀態(tài)，DM 狀態(tài)標志位為 1，調(diào)試軟件通過監(jiān)測到該位信號則可以進行調(diào)試操作。兩個狀態(tài)除了狀態(tài)標志位不相同之外，主要的區(qū)別在于兩個狀態(tài)工作在不同的時鐘域，由于完成調(diào)試功能的調(diào)試掃描鏈對調(diào)試控制單元及斷點單元的操作必須在調(diào)試時鐘的控制下進行，因此調(diào)試狀態(tài)和正常狀態(tài)需要進行時鐘的切換。正常情況下在一次調(diào)試過程中，系統(tǒng)狀態(tài)需要進行多次的切換，由于調(diào)試時鐘速度往往比正常時鐘慢得多，所以系統(tǒng)時鐘的切換必須確保穩(wěn)定有效。在時鐘切換的過程中，可能會出現(xiàn)時鐘抖動，因此系統(tǒng)在時鐘切換到正常時鐘之后，可以通過增加幾個時鐘周期的等待，以消除時鐘不穩(wěn)定帶來的運行不穩(wěn)定，在等待狀態(tài)下，芯片仍然保持鎖定，不取指執(zhí)行，在時鐘穩(wěn)定之后釋放流水線再取指令執(zhí)行。同時需要保證時鐘切換時不會產(chǎn)生毛刺（Glitch），保證系統(tǒng)的穩(wěn)定性。因此本文設計了一種無毛刺的時鐘切換電路，如圖 27 所示：

圖 36 JTAG 接口功能驗證Figure 36 Simultian result of JTAG interface圖 36 為 JTAG 接口驗證結(jié)果，從圖中可以看到：當 trst_信號為低時，jtag 接口不工作，即 TAP 狀態(tài)機處于 test-logic-reset 狀態(tài)即ff 狀態(tài)，當 trst_信號為高電平時，jtag 接口才開始工作。當系統(tǒng)上電復位后，TAP 狀態(tài)機復位，同時 JTAG 指令寄存器復位，其值為默認指令 BYPASS 即指令編碼 4’b1111。當執(zhí)行指令為 BYPASS 指令時，旁路寄存器被選擇到 TDI 與 TDO 之間，當 TA狀態(tài)機進入 Shift-DR 狀態(tài)時，即 ee 狀態(tài)，TDI 數(shù)據(jù)經(jīng)過一個周期延遲后從 TD輸出。只有當 TAP 控制器處于 Shift-DR 和 Shift-IR，TDO 輸出才有效，否則為高阻狀態(tài)。在 TAP 控制器進入 IR-Capture 狀態(tài)時，capture 信號為高電平，同時 jtag 指令寄存器中捕獲序列 4’b0101，標志系統(tǒng)處于調(diào)試狀態(tài)，具體說明如前所述。當 TAP 控制器進入 Shift-IR 狀態(tài)時，即 fe 狀態(tài)時，指令寄存器連接到 TDI 與 TD

【參考文獻】

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本文編號：2804752