【摘要】： 隨著半導(dǎo)體工藝技術(shù)向深亞微米發(fā)展,毫無疑問功耗問題將必然成為當(dāng)今集成電路設(shè)計(jì)中最關(guān)鍵的挑戰(zhàn)之一,因此解決功耗管理技術(shù)和低功耗設(shè)計(jì)技術(shù)的問題迫在眉睫。 本文從專用集成電路設(shè)計(jì)原理、流程入手,以飛思卡爾半導(dǎo)體公司的基于ARM Cortex A8為核心的Tiger高性能處理器平臺(tái)作為研究對(duì)象,在分析原有設(shè)計(jì)方案的功耗統(tǒng)計(jì)的基礎(chǔ)上,對(duì)原有方案進(jìn)行改造,研究并提出了新的低功耗設(shè)計(jì)方案以及配套的控制模塊,并利用新公布的工業(yè)標(biāo)準(zhǔn)通用功耗格式(Common Power Format, CPF)來描述Tiger平臺(tái)的低功耗設(shè)計(jì)意圖,研究了該平臺(tái)的考慮功耗的驗(yàn)證平臺(tái)的建立以及在65納米工藝下通過邏輯綜合,芯片規(guī)劃,布局布線,靜態(tài)時(shí)序分析以及電源網(wǎng)絡(luò)電壓降和功耗分析等方法實(shí)現(xiàn)該平臺(tái)的低功耗設(shè)計(jì)。 同時(shí)為了縮短設(shè)計(jì)周期、提高產(chǎn)品的可靠性引入了Cadence公司的物理設(shè)計(jì)平臺(tái),使用SoC Encounter,Conformal和VoltageStorm等深亞微米電子設(shè)計(jì)自動(dòng)化工具來進(jìn)行Tiger處理器平臺(tái)的設(shè)計(jì)實(shí)現(xiàn)與分析。 最后從芯片流片后的測(cè)試結(jié)果看,Tiger處理器平臺(tái)很好地達(dá)到了高性能、低功耗、面積小的設(shè)計(jì)要求,可以應(yīng)用于最新的多媒體產(chǎn)品之中。因此該設(shè)計(jì)方法和設(shè)計(jì)流程獲得了有效的驗(yàn)證,可以應(yīng)用在其它芯片設(shè)計(jì)中,為其它芯片的低功耗設(shè)計(jì)提供參考。
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP332
【圖文】：

這部分的比重會(huì)越來越大，在上一章的圖 1 中，非常形象的描繪了漏電流增加流 I leakage 主要分為四部分，如圖 3 所示，I1 是 CMOS 晶體管中源襯底之間的反向偏置電流，I2 是 CMOS 晶體管中源和漏極之間的載流子擴(kuò)散形成的亞閾值電流極注入源漏極的漏電流，I4 是由于門極氧化物泄漏導(dǎo)致的漏電流。無論器件是否，只要有電源供電，器件的漏電流將一直保持存在。

而言異步邏輯消耗較少的功耗。一般的門控時(shí)鐘技術(shù)，現(xiàn)在的綜合工具都提供了支持，它們可以在一個(gè)模塊內(nèi)靠近時(shí)鐘頁(yè)點(diǎn)位置自動(dòng)插入門控時(shí)鐘單元，假設(shè)整個(gè)模塊處于工作模式，也可以有效降低內(nèi)部部分閑置寄存器可以關(guān)閉時(shí)鐘減少功耗。圖 4 告訴當(dāng) test 和 enable 都為 0 的時(shí)候，ck_out 的輸出也為這樣后面接的觸發(fā)器不會(huì)翻轉(zhuǎn)，省下了這些觸發(fā)器翻轉(zhuǎn)消耗的動(dòng)態(tài)功耗。

圖 5 層次化門控時(shí)鐘示意圖CG 就代表了門口時(shí)鐘單元(Clock Gating Cell)，而這些門口時(shí)鐘單使能 Clock_En1 或者 Clock_En2 來控制不同時(shí)鐘域(Clock Doma口由模塊的使能信號(hào) Module_En1 至 Module_En10 來控制十個(gè)模需要在 RTL 代碼中體現(xiàn)出來。

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