【摘要】：近年來,數(shù)字信號處理器(DSP)得到越來越廣泛的應(yīng)用,但DSP性能的提升同樣面臨“存儲墻”問題帶來的設(shè)計(jì)瓶頸,解決這個(gè)問題的重要途徑就是設(shè)置多級存儲結(jié)構(gòu)。在當(dāng)今DSP設(shè)計(jì)中,“cache+RAM”的二級存儲體系結(jié)構(gòu)已成為片內(nèi)存儲結(jié)構(gòu)的主要選擇,它不僅擔(dān)任片內(nèi)存儲器的職責(zé),同時(shí)還負(fù)責(zé)DSP核與外存之間的通信任務(wù)。因此,如何設(shè)計(jì)一種高效的“cache+RAM”片內(nèi)二級存儲結(jié)構(gòu),特別是一種高效的二級cache工作機(jī)制,是DSP設(shè)計(jì)中的一個(gè)關(guān)鍵問題。 “銀河飛騰-DX”DSP是我院自主研發(fā)的高性能定點(diǎn)DSP,采用超長指令字結(jié)構(gòu)(VLIW),每個(gè)取值包由8條指令組成,最多可在一拍內(nèi)完成8條指令的分配與執(zhí)行。采用片內(nèi)二級存儲體系結(jié)構(gòu),二級存儲器為總?cè)萘繛?MB的共享“cache+RAM”的可配置結(jié)構(gòu),用戶可根據(jù)實(shí)際應(yīng)用程序的需要靈活調(diào)整二級存儲器中cache和RAM的比例。本文圍繞高效二級cache的設(shè)計(jì)實(shí)現(xiàn)進(jìn)行研究,主要包括以下幾方面工作。 首先,分析了一般的Cache的設(shè)計(jì)方法,全面考察了主流DSP芯片中cache的性能要求和實(shí)現(xiàn)技術(shù),設(shè)計(jì)實(shí)現(xiàn)了“銀河飛騰-DX”DSP中L2 cache的缺失流水線結(jié)構(gòu)。L2 cache的缺失流水線能夠流水地處理L1的缺失請求,能夠有效隱藏L1缺失請求在L2 cache中的命中時(shí)間,在“銀河飛騰-DX”DSP平臺上的RTL級模擬測試表明,L2 cache缺失流水線對處理訪問L2存儲器的缺失請求最多可達(dá)到1.31的加速比。 其次,分析了實(shí)際應(yīng)用程序?qū)τ赾ache的訪存行為,總結(jié)出兩種可以進(jìn)行預(yù)測的訪存失效地址序列類型,并針對這兩種訪存失效地址序列類型設(shè)計(jì)了一種步長自適應(yīng)二級cache預(yù)取機(jī)制。該機(jī)制針對二級cache的工作特點(diǎn),使用訪存失效地址的cache塊地址作為查詢預(yù)取表的索引,簡化了在cache基礎(chǔ)上設(shè)計(jì)添加預(yù)取結(jié)構(gòu)的硬件實(shí)現(xiàn)。同時(shí),預(yù)取機(jī)制引入信心系統(tǒng)機(jī)制,能夠有效地降低cache的失效率。對SPEC2006測試程序的運(yùn)行結(jié)果表明,步長自適應(yīng)二級cache預(yù)取機(jī)制對程序訪存的失效率最多可降低4.5%,對程序的加速比最大可達(dá)1.3。 最后,結(jié)合L2 cache缺失流水線結(jié)構(gòu)和步長自適應(yīng)二級cache預(yù)取機(jī)制,在“銀河飛騰-DX“DSP平臺上設(shè)計(jì)了帶有預(yù)取結(jié)構(gòu)的L2 cache缺失流水線。該結(jié)構(gòu)綜合了缺失流水線和步長自適應(yīng)二級cache預(yù)取機(jī)制的優(yōu)勢,能夠進(jìn)一步提升“銀河飛騰-DX”DSP的系統(tǒng)訪存性能。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2011
【分類號】：TP332
【圖文】：

國防科學(xué)技術(shù)大學(xué)研究生院工學(xué)碩士學(xué)位論文1.1.2 DSP 片內(nèi) cache 結(jié)構(gòu)的重要性DSP 與 GPP 最大的區(qū)別在于，DSP 要滿足“實(shí)時(shí)性”和“確定性”的要求[6]實(shí)時(shí)性：DSP 面向的應(yīng)用一般為數(shù)據(jù)密集型運(yùn)算，處理完一塊數(shù)據(jù)之后要馬上處理下一塊數(shù)據(jù)，并且數(shù)據(jù)多為流數(shù)據(jù)，數(shù)據(jù)保持的時(shí)間很短。如果不能及時(shí)處理，數(shù)據(jù)很可能被下一個(gè)數(shù)據(jù)塊淹沒導(dǎo)致程序出錯(cuò)，所以 DSP 處理數(shù)據(jù)的響應(yīng)時(shí)間要很短，即滿足“實(shí)時(shí)性”要求。確定性：在 DSP 實(shí)時(shí)性要求的背景下，程序員必須非常清楚每塊數(shù)據(jù)處理的時(shí)間，以便在程序設(shè)計(jì)時(shí)進(jìn)行準(zhǔn)確的規(guī)劃。這就要求 DSP 對數(shù)據(jù)塊的處理時(shí)間是相對確定的，即 DSP 的“確定性”問題。由于 DSP“實(shí)時(shí)性”和“確定性”的要求，早期不追求高性能的 DSP 通常采用如圖 1.1 所示的“CPU 核+片內(nèi) RAM”的結(jié)構(gòu)，將程序和數(shù)據(jù)放到片內(nèi) RAM 中以降低訪存的高延遲和時(shí)間不確定性[6]。

圖 3.1 不同 cache 的失效率對比3.1.2 cache 失效數(shù)據(jù)地址序列類型從本質(zhì)上講，預(yù)取是在對訪存歷史信息的分析之后，總結(jié)訪存規(guī)律并對下一次訪存地址的猜測。因此，判斷訪存地址序列的類型，是進(jìn)行預(yù)取的關(guān)鍵技術(shù)。Tien-Fu Chen 等對程序訪存模式做了這樣的定義[13]：假設(shè)一段程序有 m層嵌套循環(huán)，依次表示為 I1，I2，I3， ，Im，其中 I1是最外層循環(huán)。LPi表示在第 i層循環(huán)中的數(shù)據(jù)聲明的集合。對于數(shù)據(jù) r，可以分為如表 3.1 所示的四種訪存模式。表 3.1 程序訪存模式訪存模式 描述 舉例標(biāo)量 簡單的變量訪問 索引，計(jì)數(shù)零步長r∈LPi，Ii的下標(biāo)恒定A[I1,I2] ∈3ILPTAB[I1] ∈2ILP固定步長r∈LPi，Ii的下標(biāo)線性變化A[I1] ∈iILPA[I1,I2], A[I2,I1] ∈

【參考文獻(xiàn)】

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本文編號：2796281