本文關(guān)鍵詞：RapidIO高速接口物理編碼子層的設(shè)計(jì)與驗(yàn)證，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著計(jì)算機(jī)和多媒體技術(shù)的快速發(fā)展,系統(tǒng)對互連總線技術(shù)的頻率和帶寬提出了更高要求。RapidIO系統(tǒng)互連技術(shù)以其高速率、低延遲和高可靠性在嵌入式系統(tǒng)領(lǐng)域得到了廣泛應(yīng)用。因此,設(shè)計(jì)RapidIO物理編碼子層具有重要意義。 本文針對MaPU處理器系統(tǒng)芯片的項(xiàng)目需求,重點(diǎn)研究實(shí)現(xiàn)符合RapidIO2.2協(xié)議規(guī)范的物理編碼子層設(shè)計(jì)方案。RapidIO物理編碼子層主要完成控制符號的添加和解析、數(shù)據(jù)包物理層字段封裝、數(shù)據(jù)包的發(fā)送接收、鏈路訓(xùn)練以及錯誤管理等功能。本文根據(jù)功能要求以及設(shè)計(jì)指標(biāo),完成了RapidIO物理編碼子層的整體架構(gòu)設(shè)計(jì)、前端設(shè)計(jì)、仿真驗(yàn)證以及邏輯綜合,主要內(nèi)容包括以下幾個方面。 (1)論文在研究RapidIO2.2協(xié)議規(guī)范的基礎(chǔ)上,重點(diǎn)對RapidIO物理編碼子層的功能要求和設(shè)計(jì)指標(biāo)進(jìn)行了深入分析,確定了物理編碼子層的整體架構(gòu)設(shè)計(jì)方案,將物理編碼子層按功能劃分為發(fā)送通道、接收通道、鏈路訓(xùn)練以及錯誤管理四個部分。 (2)根據(jù)自頂向下設(shè)計(jì)思想與模塊化設(shè)計(jì)方法,完成物理編碼子層的前端設(shè)計(jì),發(fā)送通道包括控制符號產(chǎn)生模塊、空閑序列產(chǎn)生模塊、通道分?jǐn)偰K、加擾模塊、8B10B編碼模塊。接收通道包括Comma碼檢測模塊、8B10B解碼模塊、解擾模塊、通道合并模塊、控制符號解析模塊。鏈路訓(xùn)練包括通道同步模塊、通道對齊模塊、端口初始化模塊。錯誤管理包括錯誤檢測模塊以及錯誤恢復(fù)模塊。 (3)開發(fā)RapidIO物理編碼子層的仿真驗(yàn)證平臺,完成物理編碼子層的EDA仿真驗(yàn)證,并采用Systemverilog Assertion實(shí)現(xiàn)空閑序列時序斷言,最后完成了FPGA板級驗(yàn)證。詳細(xì)分析了發(fā)送通道、接收通道、鏈路訓(xùn)練以及錯誤管理的EDA仿真驗(yàn)證和FPGA板級驗(yàn)證的結(jié)果,結(jié)果表明本文設(shè)計(jì)的RapidIO物理編碼子層實(shí)現(xiàn)了預(yù)期功能和性能指標(biāo)。 (4)基于TSMC0.13μm CMOS工藝,完成RapidIO物理編碼子層的邏輯綜合。根據(jù)物理編碼子層的時序要求,完成物理編碼子層的綜合環(huán)境、時序約束和面積約束設(shè)計(jì),最終得出綜合面積、功耗以及時序報告。RapidIO物理編碼子層邏輯綜合面積約為1.06mm2,邏輯綜合功耗為19.36mW,最高時鐘頻率為312.5MHz。
【關(guān)鍵詞】：RapidIO8B10B編碼 循環(huán)冗余校驗(yàn) 加擾 解擾
【學(xué)位授予單位】：中國科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP336
【目錄】：

• 摘要5-6
• Abstract6-8
• 目錄8-11
• 第1章 緒論11-17
• 1.1 課題研究背景11
• 1.2 RapidIO與其它互連技術(shù)比較11-13
• 1.3 RapidIO國內(nèi)外發(fā)展及研究現(xiàn)狀13-14
• 1.4 課題研究內(nèi)容14-15
• 1.5 論文組織結(jié)構(gòu)15-17
• 第2章 RapidIO協(xié)議的研究17-29
• 2.1 RapidIO協(xié)議層次結(jié)構(gòu)17-19
• 2.2 RapidIO事務(wù)傳輸原理19-20
• 2.3 RapidIO包格式20-21
• 2.4 RapidIO操作規(guī)范21-24
• 2.4.1 I/O邏輯操作規(guī)范21-22
• 2.4.2 消息傳遞規(guī)范22-24
• 2.5 RapidIO物理層協(xié)議的研究24-27
• 2.5.1 物理編碼子層24-27
• 2.5.2 物理媒介附屬子層27
• 2.6 本章小結(jié)27-29
• 第3章 RapidIO物理編碼子層前端設(shè)計(jì)29-61
• 3.1 物理編碼子層設(shè)計(jì)指標(biāo)29
• 3.2 物理編碼子層架構(gòu)設(shè)計(jì)29-32
• 3.2.1 物理編碼子層接口描述29-31
• 3.2.2 物理編碼子層模塊劃分31-32
• 3.3 發(fā)送通道設(shè)計(jì)32-44
• 3.3.1 控制符號產(chǎn)生33-35
• 3.3.2 通道分?jǐn)?/span>35-36
• 3.3.3 空閑序列產(chǎn)生36-38
• 3.3.4 加擾38-42
• 3.3.5 8B10B編碼42-44
• 3.4 接收通道設(shè)計(jì)44-49
• 3.4.1 Comma碼檢測44-46
• 3.4.2 8B10B解碼46-47
• 3.4.3 解擾47-48
• 3.4.5 通道合并48-49
• 3.4.6 控制符號解析49
• 3.5 鏈路訓(xùn)練49-56
• 3.5.1 通道同步50-52
• 3.5.2 通道對齊52-55
• 3.5.3 端口初始化55-56
• 3.6 錯誤管理56-59
• 3.6.1 錯誤檢測56-57
• 3.6.2 錯誤恢復(fù)57-59
• 3.7 本章小結(jié)59-61
• 第4章 RapidIO物理編碼子層驗(yàn)證61-77
• 4.1 物理編碼子層仿真驗(yàn)證61-74
• 4.1.1 仿真驗(yàn)證平臺的建立61-63
• 4.1.2 仿真驗(yàn)證結(jié)果分析63-74
• 4.2 FPGA驗(yàn)證74-76
• 4.3 本章小結(jié)76-77
• 第5章 RapidIO物理編碼子層邏輯綜合77-93
• 5.1 邏輯綜合概述77-78
• 5.2 綜合庫的設(shè)置78-79
• 5.3 設(shè)計(jì)輸入79-81
• 5.4 綜合環(huán)境約束81-83
• 5.4.1 工作條件設(shè)置81-82
• 5.4.2 線載模型設(shè)置82
• 5.4.3 系統(tǒng)端口特性設(shè)置82-83
• 5.5 定義設(shè)計(jì)約束83-88
• 5.5.1 時鐘約束83-86
• 5.5.2 輸入延時約束86-87
• 5.5.3 輸出延時約束87
• 5.5.4 面積約束87-88
• 5.6 時序例外約束88-89
• 5.7 結(jié)果輸出設(shè)置89
• 5.8 邏輯綜合結(jié)果分析89-91
• 5.9 本章小結(jié)91-93
• 第6章 總結(jié)與展望93-97
• 6.1 總結(jié)93-94
• 6.2 展望94-97
• 參考文獻(xiàn)97-101
• 致謝101-103
• 在讀期間發(fā)表的學(xué)術(shù)論文與參與的項(xiàng)目103

【參考文獻(xiàn)】

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  本文關(guān)鍵詞：RapidIO高速接口物理編碼子層的設(shè)計(jì)與驗(yàn)證，由筆耕文化傳播整理發(fā)布。

本文編號：278650