【摘要】：提高微處理器的整體性能是廣大計(jì)算機(jī)研究者們不斷追求的目標(biāo)。目前半導(dǎo)體工藝水平的飛速發(fā)展,為芯片的有效設(shè)計(jì)提供了極為廣闊的空間。如何有效利用這些不斷增長(zhǎng)的片上資源,開發(fā)出更快、更高效、應(yīng)用面更廣的微處理器,是當(dāng)前計(jì)算機(jī)體系結(jié)構(gòu)進(jìn)一步發(fā)展面臨的極為重要的課題之一。 本文以提高處理器的效率為目標(biāo),針對(duì)其中的關(guān)鍵技術(shù)進(jìn)行了深入的研究,主要取得了以下幾個(gè)方面的研究成果: 為解決處理器時(shí)鐘頻率難以提高、超標(biāo)量流水線所面臨的流水線停頓問題,文中提出一種LBC異構(gòu)多核處理器的結(jié)構(gòu)設(shè)計(jì)方案。該結(jié)構(gòu)中設(shè)計(jì)了Loop檢測(cè)器、特殊指令隊(duì)列Backup Ins Queue、C-Core控制器,以及用于E-Core間的快速數(shù)據(jù)共享通道C-Bus總線,這種LBC異構(gòu)多核處理器不僅對(duì)程序中大量存在的loop程序進(jìn)行了優(yōu)化處理,而且避免了流水線因分支預(yù)測(cè)失誤而flush,提高了整個(gè)處理器執(zhí)行效率; 針對(duì)MSI協(xié)議和MESI協(xié)議進(jìn)行了深入分析研究,指出其在存取時(shí)間、訪問延遲及總線負(fù)擔(dān)三個(gè)方面存在的缺陷,提出了在原有CMP體系結(jié)構(gòu)中增加SC-Cache的方案,用于存儲(chǔ)含有多個(gè)處理器共享副本的塊信息。針對(duì)增加的SC-Cache與其它Cache及主存之間的協(xié)作管理,設(shè)計(jì)了一種CSC監(jiān)聽協(xié)議。仿真測(cè)試數(shù)據(jù)表明,該設(shè)計(jì)優(yōu)化了Cache一致性方面的實(shí)現(xiàn)開銷,整個(gè)存儲(chǔ)器性能得到一定的提升; 對(duì)分支特征庫進(jìn)行數(shù)據(jù)統(tǒng)計(jì)分析,發(fā)現(xiàn)分支程序中有很大部分屬于loop類型程序(即循環(huán)程序),而在目前的處理器微體系結(jié)構(gòu)設(shè)計(jì)中對(duì)loop型程序并沒有進(jìn)行很好地優(yōu)化處理。本文針對(duì)這一不足提出了一種loop檢測(cè)器的結(jié)構(gòu)設(shè)計(jì)方案,從而避免了處理器對(duì)loop型程序的重復(fù)譯碼; 對(duì)超標(biāo)量流水線中GAs兩級(jí)動(dòng)態(tài)分支預(yù)測(cè)器的預(yù)測(cè)精度進(jìn)行數(shù)據(jù)統(tǒng)計(jì),發(fā)現(xiàn)指令分支預(yù)測(cè)存在約6%-16%的預(yù)測(cè)失誤,而每次預(yù)測(cè)失誤后,恢復(fù)流水線一般需要三個(gè)時(shí)鐘周期。針對(duì)這一問題,本文提出一種B-Cache分支預(yù)測(cè)失誤恢復(fù)器的結(jié)構(gòu)設(shè)計(jì),使指令預(yù)測(cè)失誤后的恢復(fù)時(shí)間由三個(gè)時(shí)鐘周期降到只需要一個(gè)時(shí)鐘周期。
【學(xué)位授予單位】：哈爾濱工程大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2010
【分類號(hào)】：TP332
【圖文】：

32圖 3-1 典型的英特爾微處理器架構(gòu)Fig.3-1 Typical Intel Microprocessor Architecture的以 SPEC CPU2000 為代表的計(jì)算密集型應(yīng)用，對(duì)數(shù)據(jù)運(yùn)算對(duì)數(shù)據(jù)裝入的操作，因此具備很高的代碼和數(shù)據(jù)訪問局限性足和內(nèi)存訪問未命中所帶來的時(shí)間延遲能夠通過有效的利用ache 等技術(shù)得到彌補(bǔ)。，目前大多數(shù)的主流服務(wù)器應(yīng)用都是基于數(shù)據(jù)密集型的，這的時(shí)間和空間局部性很差，數(shù)據(jù)重用的可能性很低。未來應(yīng)已經(jīng)不是傳統(tǒng)的計(jì)算機(jī)構(gòu)造方法所能滿足的。具體表現(xiàn)如下?lián)芗蛻?yīng)用替代了傳統(tǒng)的計(jì)算密集型應(yīng)用，傳統(tǒng)的以計(jì)算構(gòu)設(shè)計(jì)，不能滿足新應(yīng)用類型中的不規(guī)則計(jì)算和內(nèi)存訪問特性應(yīng)用中代碼和數(shù)據(jù)局部性的變化。

38（c）UCA+L3Cache （d） NUCA+L3Cac圖 3-2 多核處理器組織結(jié)構(gòu)示意圖Fig.3-2 Structure Diagram of Multi-core Processors 典型的多核處理器核處理器將多個(gè)單線程處理器核心或者多個(gè)同時(shí)多線程處理器塊芯片上，增加了處理器同時(shí)執(zhí)行的任務(wù)數(shù)，極大地提高了處，縮短了內(nèi)核之間的通信延遲，提高了內(nèi)核間的通信效率，加輸帶寬。時(shí)，多核處理器具有如下的特點(diǎn)：．易擴(kuò)展。多核處理器結(jié)構(gòu)通過將處理器劃分為多個(gè)內(nèi)核實(shí)現(xiàn)設(shè)

3-3 Structure Diagram of Stanford H器 Compaq 公司的研究人員提出射 Alpha 處理器核集成到一個(gè)有的內(nèi)核共享擁有 1M 空間大存和指令緩存分開的形式，并間。為了提高 Cache 的利用間并不存在傳統(tǒng)的包含關(guān)系，本，并采用基于目錄的一致性的設(shè)計(jì)上，Piranha 處理器將 1核之間采用高速交叉開關(guān)互連ache 一致性協(xié)議，通過使用 最后，Piranha 處理器還在片上US 內(nèi)存控制器，以緩解訪存帶

【引證文獻(xiàn)】

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1 王學(xué)清;基于多核處理器NetlO技術(shù)的高速信令數(shù)據(jù)采集系統(tǒng)的研究與實(shí)現(xiàn)[D];北京郵電大學(xué);2012年

本文編號(hào)：2779797