【摘要】：提高微處理器的整體性能是廣大計算機研究者們不斷追求的目標(biāo)。目前半導(dǎo)體工藝水平的飛速發(fā)展,為芯片的有效設(shè)計提供了極為廣闊的空間。如何有效利用這些不斷增長的片上資源,開發(fā)出更快、更高效、應(yīng)用面更廣的微處理器,是當(dāng)前計算機體系結(jié)構(gòu)進一步發(fā)展面臨的極為重要的課題之一。 本文以提高處理器的效率為目標(biāo),針對其中的關(guān)鍵技術(shù)進行了深入的研究,主要取得了以下幾個方面的研究成果: 為解決處理器時鐘頻率難以提高、超標(biāo)量流水線所面臨的流水線停頓問題,文中提出一種LBC異構(gòu)多核處理器的結(jié)構(gòu)設(shè)計方案。該結(jié)構(gòu)中設(shè)計了Loop檢測器、特殊指令隊列Backup Ins Queue、C-Core控制器,以及用于E-Core間的快速數(shù)據(jù)共享通道C-Bus總線,這種LBC異構(gòu)多核處理器不僅對程序中大量存在的loop程序進行了優(yōu)化處理,而且避免了流水線因分支預(yù)測失誤而flush,提高了整個處理器執(zhí)行效率; 針對MSI協(xié)議和MESI協(xié)議進行了深入分析研究,指出其在存取時間、訪問延遲及總線負擔(dān)三個方面存在的缺陷,提出了在原有CMP體系結(jié)構(gòu)中增加SC-Cache的方案,用于存儲含有多個處理器共享副本的塊信息。針對增加的SC-Cache與其它Cache及主存之間的協(xié)作管理,設(shè)計了一種CSC監(jiān)聽協(xié)議。仿真測試數(shù)據(jù)表明,該設(shè)計優(yōu)化了Cache一致性方面的實現(xiàn)開銷,整個存儲器性能得到一定的提升; 對分支特征庫進行數(shù)據(jù)統(tǒng)計分析,發(fā)現(xiàn)分支程序中有很大部分屬于loop類型程序(即循環(huán)程序),而在目前的處理器微體系結(jié)構(gòu)設(shè)計中對loop型程序并沒有進行很好地優(yōu)化處理。本文針對這一不足提出了一種loop檢測器的結(jié)構(gòu)設(shè)計方案,從而避免了處理器對loop型程序的重復(fù)譯碼; 對超標(biāo)量流水線中GAs兩級動態(tài)分支預(yù)測器的預(yù)測精度進行數(shù)據(jù)統(tǒng)計,發(fā)現(xiàn)指令分支預(yù)測存在約6%-16%的預(yù)測失誤,而每次預(yù)測失誤后,恢復(fù)流水線一般需要三個時鐘周期。針對這一問題,本文提出一種B-Cache分支預(yù)測失誤恢復(fù)器的結(jié)構(gòu)設(shè)計,使指令預(yù)測失誤后的恢復(fù)時間由三個時鐘周期降到只需要一個時鐘周期。
【學(xué)位授予單位】：哈爾濱工程大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2010
【分類號】：TP332
【圖文】：

32圖 3-1 典型的英特爾微處理器架構(gòu)Fig.3-1 Typical Intel Microprocessor Architecture的以 SPEC CPU2000 為代表的計算密集型應(yīng)用，對數(shù)據(jù)運算對數(shù)據(jù)裝入的操作，因此具備很高的代碼和數(shù)據(jù)訪問局限性足和內(nèi)存訪問未命中所帶來的時間延遲能夠通過有效的利用ache 等技術(shù)得到彌補。，目前大多數(shù)的主流服務(wù)器應(yīng)用都是基于數(shù)據(jù)密集型的，這的時間和空間局部性很差，數(shù)據(jù)重用的可能性很低。未來應(yīng)已經(jīng)不是傳統(tǒng)的計算機構(gòu)造方法所能滿足的。具體表現(xiàn)如下?lián)芗蛻?yīng)用替代了傳統(tǒng)的計算密集型應(yīng)用，傳統(tǒng)的以計算構(gòu)設(shè)計，不能滿足新應(yīng)用類型中的不規(guī)則計算和內(nèi)存訪問特性應(yīng)用中代碼和數(shù)據(jù)局部性的變化。

38（c）UCA+L3Cache （d） NUCA+L3Cac圖 3-2 多核處理器組織結(jié)構(gòu)示意圖Fig.3-2 Structure Diagram of Multi-core Processors 典型的多核處理器核處理器將多個單線程處理器核心或者多個同時多線程處理器塊芯片上，增加了處理器同時執(zhí)行的任務(wù)數(shù)，極大地提高了處，縮短了內(nèi)核之間的通信延遲，提高了內(nèi)核間的通信效率，加輸帶寬。時，多核處理器具有如下的特點：．易擴展。多核處理器結(jié)構(gòu)通過將處理器劃分為多個內(nèi)核實現(xiàn)設(shè)

3-3 Structure Diagram of Stanford H器 Compaq 公司的研究人員提出射 Alpha 處理器核集成到一個有的內(nèi)核共享擁有 1M 空間大存和指令緩存分開的形式，并間。為了提高 Cache 的利用間并不存在傳統(tǒng)的包含關(guān)系，本，并采用基于目錄的一致性的設(shè)計上，Piranha 處理器將 1核之間采用高速交叉開關(guān)互連ache 一致性協(xié)議，通過使用 最后，Piranha 處理器還在片上US 內(nèi)存控制器，以緩解訪存帶

【引證文獻】

相關(guān)博士學(xué)位論文 前1條

1 臧佳;基于MPSoC的空間光學(xué)CCD遙感相機控制系統(tǒng)研究[D];中國科學(xué)院研究生院（長春光學(xué)精密機械與物理研究所）;2012年

相關(guān)碩士學(xué)位論文 前1條

1 王學(xué)清;基于多核處理器NetlO技術(shù)的高速信令數(shù)據(jù)采集系統(tǒng)的研究與實現(xiàn)[D];北京郵電大學(xué);2012年

本文編號：2779797