【摘要】： 在數(shù)字信號處理器(DSP)設計中,乘加操作是DSP的關(guān)鍵部分,乘加器決定時鐘周期且占據(jù)相當大的芯片面積,單位時間內(nèi)能夠完成乘加操作的數(shù)量是衡量DSP芯片性能的一個重要指標。 本文的工作內(nèi)容是基于數(shù)字信號處理器的乘加器的優(yōu)化設計,首先在分析傳統(tǒng)修正Booth編解碼實現(xiàn)電路的基礎上,提出一種新的低功耗編解碼電路實現(xiàn)方案,設計具有較小開銷的壓縮樹形,完成了17位帶符號二進制數(shù)相乘的壓縮過程。對于壓縮完成后最終雙輸入的累加過程,設計采用平方根分組進位結(jié)構(gòu)的混合加法器實現(xiàn)。最后提出一種有效的結(jié)構(gòu)實現(xiàn)通用信號數(shù)字處理其所需的分數(shù)模式、零檢測、飽和溢出控制、舍入操作等異常處理功能,提高判斷效率。和傳統(tǒng)的Booth編碼性能比較,這種有限符號擴展結(jié)合乘加操作一步進行與混合加法器的結(jié)構(gòu)在速度方面最快能提高20%,硬件資源最多能減少37%。該乘法器在一個時鐘周期內(nèi)可以完成17位有符號二進制數(shù)乘法運算和乘加運算,頻率可達90MHz以上。 在乘加器設計完成后使用了W.C.的改進Booth編碼電路、動態(tài)編碼、DOT、SPST、門控信號、NDA等技術(shù)優(yōu)化算法,通過理論分析與綜合后仿真實驗,改善乘加器的功耗指標。論文完成乘加器的物理設計,并進行后仿真,實驗表明低功耗優(yōu)化具有一定的效果。
【學位授予單位】：上海交通大學
【學位級別】：碩士
【學位授予年份】：2010
【分類號】：TP368.1

【參考文獻】

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本文編號：2775991