【摘要】： 在數(shù)字信號(hào)處理器(DSP)設(shè)計(jì)中,乘加操作是DSP的關(guān)鍵部分,乘加器決定時(shí)鐘周期且占據(jù)相當(dāng)大的芯片面積,單位時(shí)間內(nèi)能夠完成乘加操作的數(shù)量是衡量DSP芯片性能的一個(gè)重要指標(biāo)。 本文的工作內(nèi)容是基于數(shù)字信號(hào)處理器的乘加器的優(yōu)化設(shè)計(jì),首先在分析傳統(tǒng)修正Booth編解碼實(shí)現(xiàn)電路的基礎(chǔ)上,提出一種新的低功耗編解碼電路實(shí)現(xiàn)方案,設(shè)計(jì)具有較小開銷的壓縮樹形,完成了17位帶符號(hào)二進(jìn)制數(shù)相乘的壓縮過(guò)程。對(duì)于壓縮完成后最終雙輸入的累加過(guò)程,設(shè)計(jì)采用平方根分組進(jìn)位結(jié)構(gòu)的混合加法器實(shí)現(xiàn)。最后提出一種有效的結(jié)構(gòu)實(shí)現(xiàn)通用信號(hào)數(shù)字處理其所需的分?jǐn)?shù)模式、零檢測(cè)、飽和溢出控制、舍入操作等異常處理功能,提高判斷效率。和傳統(tǒng)的Booth編碼性能比較,這種有限符號(hào)擴(kuò)展結(jié)合乘加操作一步進(jìn)行與混合加法器的結(jié)構(gòu)在速度方面最快能提高20%,硬件資源最多能減少37%。該乘法器在一個(gè)時(shí)鐘周期內(nèi)可以完成17位有符號(hào)二進(jìn)制數(shù)乘法運(yùn)算和乘加運(yùn)算,頻率可達(dá)90MHz以上。 在乘加器設(shè)計(jì)完成后使用了W.C.的改進(jìn)Booth編碼電路、動(dòng)態(tài)編碼、DOT、SPST、門控信號(hào)、NDA等技術(shù)優(yōu)化算法,通過(guò)理論分析與綜合后仿真實(shí)驗(yàn),改善乘加器的功耗指標(biāo)。論文完成乘加器的物理設(shè)計(jì),并進(jìn)行后仿真,實(shí)驗(yàn)表明低功耗優(yōu)化具有一定的效果。
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2010
【分類號(hào)】：TP368.1

【參考文獻(xiàn)】

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本文編號(hào)：2775991