【摘要】：基于標(biāo)準(zhǔn)CMOS工藝的可多次擦寫(Muti-time Programmable,MTP)存儲(chǔ)器可廣泛用于射頻識(shí)別標(biāo)簽芯片等片上系統(tǒng)(System on Chip,SoC)中,是近年來的研究熱點(diǎn)。MTP存儲(chǔ)單元的設(shè)計(jì)需要同時(shí)兼顧擦寫效率、功耗、面積、可靠性等多項(xiàng)指標(biāo),是決定MTP存儲(chǔ)器性能的關(guān)鍵。本課題研究主要包括以下幾個(gè)方面:1)提出了三種具有不同特點(diǎn)的MTP存儲(chǔ)單元結(jié)構(gòu)。首先提出了一種偽差分結(jié)構(gòu)的MTP存儲(chǔ)單元,該單元能夠輸出差分電流,且占用面積與單端結(jié)構(gòu)相當(dāng)。其次,提出了一種基于改進(jìn)N阱電容的MTP存儲(chǔ)單元,通過避免深耗盡狀態(tài)使得單元具有更快、更穩(wěn)定的擦寫速度。最后,提出了一種能夠有效提高M(jìn)TP存儲(chǔ)單元擦除效率的方法,擦除效率相比傳統(tǒng)單元有了很大的提高。2)提出了適用于MTP存儲(chǔ)單元的緊湊模型。基于電荷平衡方程提出了精確計(jì)算MTP存儲(chǔ)單元浮柵電勢(shì)的方法,給出了新模型與傳統(tǒng)模型的對(duì)比結(jié)果,深入分析了兩種模型存在的差異,并給出了MTP存儲(chǔ)單元瞬態(tài)仿真的流程。最后探討了如何使用提出的緊湊模型對(duì)MTP存儲(chǔ)單元進(jìn)行優(yōu)化。3)建立了適用于MTP存儲(chǔ)單元的耐久性模型。首先,提出了新的電子trapping-detrapping(T-D)模型,能夠?qū)ρ趸瘜芋w陷阱的填充情況以及電子退陷效應(yīng)進(jìn)行模擬。然后,探索了氧化層陷阱的產(chǎn)生與應(yīng)力、時(shí)間的關(guān)系并建模。最后,研究了氧化層陷阱對(duì)器件隧穿電流和閾值電壓的影響,并提出了一種適用于MTP存儲(chǔ)單元的耐久性仿真流程。4)建立了適用于MTP存儲(chǔ)單元的保持性模型。首先,探索了氧化層陷阱的恢復(fù)與溫度、時(shí)間的關(guān)系并建模。然后,對(duì)單元中浮柵面臨的所有漏電路徑進(jìn)行了研究與建模。最后,提出了一種適用于MTP存儲(chǔ)單元的保持性仿真架構(gòu),支持蒙塔卡羅分析,可用于對(duì)MTP存儲(chǔ)單元的保持性統(tǒng)計(jì)分布進(jìn)行預(yù)測(cè)和優(yōu)化。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP333
【圖文】：

圖1.3 Flash存儲(chǔ)單元緊湊模型示意圖計(jì)規(guī)則，通過工藝的重新整合和靈活運(yùn)積等指標(biāo)，但仍然存在一些不足，沒有寫效率和可靠性等指標(biāo)。儲(chǔ)單元緊湊模型研究現(xiàn)狀單元的擦寫特性進(jìn)行優(yōu)化或評(píng)估時(shí)，需要湊模型。MTP存儲(chǔ)單元一般通過FN常用的BSIM3V3模型[65] 中并沒有包含柵電流模型，但只適用于電壓較小的件的仿真，因此無法直接使用SPICE電FN隧穿電流和單元讀電流對(duì)浮柵電勢(shì)的緊湊單元模型是非常重要的。有人提出針對(duì)MTP存儲(chǔ)單元的緊湊模單元緊湊模型來預(yù)測(cè)MTP存儲(chǔ)單元的

MTP存儲(chǔ)單元測(cè)試平臺(tái)

偽差分結(jié)構(gòu)單元的擦除特性

【參考文獻(xiàn)】

相關(guān)期刊論文 前9條

1 張婷;;射頻技術(shù)在物聯(lián)網(wǎng)中的應(yīng)用[J];現(xiàn)代電子技術(shù);2014年06期

2 金麗妍;JANG Ji-Hye;余憶寧;HA Pan-Bong;KIM Young-Hee;;Design of 512-bit logic process-based single poly EEPROM IP[J];Journal of Central South University of Technology;2011年06期

3 李洋;;RFID技術(shù)與在物聯(lián)網(wǎng)中的應(yīng)用[J];電子設(shè)計(jì)工程;2011年17期

4 孫其博;劉杰;黎

本文編號(hào)：2772256