【摘要】：乘法器是高性能微控制器、數(shù)字信號(hào)處理器非常重要的運(yùn)算部件。時(shí)至今日,高性能乘法器除了用于數(shù)學(xué)運(yùn)算外,還在加密、圖像、語音等信號(hào)處理領(lǐng)域扮演著非常重要的角色。乘法器性能的優(yōu)劣直接影響著系統(tǒng)的速度,甚至決定了芯片的工作主頻。因此,設(shè)計(jì)并優(yōu)化乘法器的結(jié)構(gòu)將大大提高整個(gè)系統(tǒng)的速度、面積和功耗等性能指標(biāo),一直是國內(nèi)外研究的熱點(diǎn)之一。 本文對(duì)乘法器的理論進(jìn)行了較為深入的研究,在此基礎(chǔ)上實(shí)現(xiàn)了一個(gè)用于一款FPGA中的18位可配置并行乘法器硬核。算法方面本設(shè)計(jì)通過比較分析采用了性能較好,復(fù)雜度較小的優(yōu)化Booth算法實(shí)現(xiàn)本乘法器,邏輯多采用CPL電路來實(shí)現(xiàn)具體電路。文中對(duì)于優(yōu)化Booth算法的電路實(shí)現(xiàn)提出了一種精巧的結(jié)構(gòu),降低了電路和版圖實(shí)現(xiàn)的復(fù)雜度。壓縮電路采用3:2壓縮,結(jié)構(gòu)中對(duì)于補(bǔ)碼減運(yùn)算的加一修正提出了一種統(tǒng)一的解決方案,減小了設(shè)計(jì)的難度,最終積輸出模塊選取進(jìn)位旁路加法器結(jié)構(gòu)。設(shè)計(jì)完成后對(duì)乘法器進(jìn)行了仿真驗(yàn)證,驗(yàn)證表明達(dá)到了設(shè)計(jì)目標(biāo)。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2011
【分類號(hào)】：TP332.22
【圖文】：

面積和功耗三個(gè)因素不斷優(yōu)化。由于本設(shè)本章先給出 FPGA 的基本架構(gòu)，并詳細(xì)研究乘法器理論。2.1 FPGA基本架構(gòu)類來分，F(xiàn)PGA 可以分為 SRAM 結(jié)構(gòu)，反融絲結(jié)的兩個(gè) FPGA 廠家 Xilinx 和 Altera 的所有 FPG現(xiàn)的。這種工藝的優(yōu)點(diǎn)是可以用較低的成本實(shí)現(xiàn)是掉電后 SRAM 會(huì)失去所有配置，導(dǎo)致每次上電x還是Altera或者其他公司的FPGA，一般的結(jié)構(gòu)都似稱為LE)的宏單元組成，其內(nèi)的組件(Compone(如寄存器)，外加一些如進(jìn)位鏈等先進(jìn)的結(jié)構(gòu)，一些IP核或者內(nèi)嵌DSP芯片。如Altera的FPGA和X(LUT)。在LE或CLB中，組件的延時(shí)是固定的、tex系列FPGA的基本架構(gòu)。

FPGA 基本架構(gòu)及乘法器相關(guān)理論進(jìn)行求和操作。這種累加基本上是一個(gè)多操方法是用許多加法器形成陣列，因而得名陣器是對(duì)迭代乘法器的一種改進(jìn)，將求和過程分積的求和。圖 2.3 所示是一個(gè) 4×4 無符號(hào)數(shù)半加器，F(xiàn)A 表示全加器。3a0b2a0b1a0b0a0b

(a)為圖 2.5 中白色單元，(b)為圖 2.5 中灰色單元圖 2.6 Baugh-Wooley 乘法器基本單元結(jié)構(gòu)th)算法)算法是 A.D.Booth 在 1951 年提出的一種乘數(shù)編碼運(yùn)算中復(fù)雜的符號(hào)修正問題。設(shè)乘數(shù) B 的補(bǔ)碼表00112211 2 2 2 2 BBBBBnnnn 下變換[28]： 001223112102212110001122211001122110)2)2()2(22222)22(2)2(2)22222nnnnnnnnnnnnnnnnnnnnnBBBBBBBBBBBBBBBBBBBBBB

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前2條

1 商麗衛(wèi);基于有限狀態(tài)機(jī)的乘法器設(shè)計(jì)與實(shí)現(xiàn)[D];太原科技大學(xué);2012年

2 王曉涇;54位×54位冗余二進(jìn)制乘法器的研究與設(shè)計(jì)[D];南京航空航天大學(xué);2012年

本文編號(hào)：2771868