發(fā)布時間：2020-07-19 11:35

【摘要】： 隨著時代的發(fā)展,在多媒體領(lǐng)域和科學(xué)計算領(lǐng)域,當(dāng)代處理器的一個重要特征就是,在中央處理器(CPU)中將把浮點運算的部件作為核心運算部件直接集成于其中。在信號處理以及圖象處理以及語音識別等一些應(yīng)用中,人們對高性能浮點處理單元(Floating Point Unit,簡稱FPU)的需要就更加迫切了,總之就是在越來越多的領(lǐng)域中,尤其是一些對于數(shù)字處理有著高速實時要求的領(lǐng)域,浮點數(shù)的運算發(fā)揮出越來越重要的作用,因而浮點運算單元成為中央處理器設(shè)計中的決定性能的關(guān)鍵部件之一。 根據(jù)Oberman的統(tǒng)計,浮點指令中使用最頻繁的是浮點加法指令,浮點加法運算占用了浮點運算的55%以上。浮點加法、減法、轉(zhuǎn)換和傳送都最終都可以轉(zhuǎn)換成為浮點加法運算完成,由于浮點加法的使用頻率最高同時設(shè)計難度最大,所以浮點加法器又成為浮點運算單元(FPU)中最為關(guān)鍵的部件,它的性能好壞將直接影響FPU的性能進而影響決定了CPU的浮點運算能力。因此,設(shè)計高速的浮點加法器更是重中之重。 本文的主要目的就是關(guān)于浮點加法器的優(yōu)化設(shè)計,首先介紹了國內(nèi)外FPU發(fā)展歷史和現(xiàn)狀研究,并對浮點數(shù)處理器的應(yīng)用進行了討論,接著對于浮點數(shù)系統(tǒng)以及IEEE-754標(biāo)準(zhǔn),以及IEEE-754所定義的特殊值,異常和它的舍入模式做了相應(yīng)的介紹。從第三章開始,采用自頂向下的設(shè)計方法,從傳統(tǒng)的5周期浮點加法算法入手,對于其步驟分析進行改進,引入了Two-Path算法。這樣就構(gòu)建了浮點算法中的基本思路以及各個基本組件構(gòu)成,第四章則分別對于浮點加法器中的各個組件設(shè)計進行詳細(xì)的分析以及優(yōu)化,比如前導(dǎo)零的設(shè)計電路,錯位并行電路設(shè)計思想的引入,復(fù)合加法器的優(yōu)化設(shè)計,以及桶形移位器的采用和舍入合并技術(shù)的引進。經(jīng)過上述的優(yōu)化設(shè)計后,浮點加法器的加法運算從傳統(tǒng)的5周期變成了目前所需要的3周期,這極大地提高了加法器的速度。 設(shè)計完成后,對于其進行仿真驗證,因為浮點加法器2條路徑分別是由若干個小的功能模塊組成,測試時按照自下而上,先小后大,逐級向上的思想進行仿真測試.針對FAR路徑和CLOSE路徑執(zhí)行數(shù)據(jù)的特點分別編寫測試激勵,在遍歷測試了各小部件,保證正確性后,再進一步驗證各小部件間的邏輯連接正確性,在Modelsim環(huán)境下對采用該方法的雙精度浮點運算的前導(dǎo)零預(yù)測電路進行代碼覆蓋率為100%的驗證,結(jié)果表明該算法正確。同時對于其時延以及所占面積進行了進一步的分析。 最后對于本設(shè)計以及其中的研究重點做了總結(jié),并且對于其中的不足和將要進行的改進提出了展望。
【學(xué)位授予單位】：中國科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP332
【圖文】：

第四章 浮點加法器中各組件的優(yōu)化設(shè)計24圖4.2:一位全加器綜合出來的電路圖Ai Bi CiCi+1 Si圖4.3 一位全加器的框圖4.2.3 逐位進位加法器半加器和全加器是最基本的加法單元，但是通常它們并不是性能和面積最佳的加法器，特別是當(dāng)計算機進入到32位甚至現(xiàn)在的64位時代，要對32位或者64位的數(shù)進行加法運算，是一個復(fù)雜而又浩大的工程。如果僅僅用全加器來實現(xiàn)這一功

就需要4位全加器，依次鏈接起來，經(jīng)過4位全加器的延遲才能得到想要的結(jié)果。這種加法器叫做逐位進位加法器(carry-ripple adder),從最低位來的進位信號是一位一位逐位串行向高位傳播。圖4.4是根據(jù)這種方法組成的4位逐位進位全加器的邏輯框圖。圖4.4 :四位逐位進位加法器由此可知，如果進行N位數(shù)的計算，它的延遲將是：adder carry sumT = ( N 1)T +T隨著N值的增大，這樣的時序是難以讓設(shè)計者接受的。正是因為這個簡單的逐位進位鏈的緣故，直接嚴(yán)重影響了逐位進位加法器的速度。4.2.4 超前進位加法器采用4.4結(jié)構(gòu)的逐位進位加法器在使用硬件資源方面確實起到了節(jié)省的作用，能夠采用最少的硬件資源，但是對于位數(shù)很多的兩個數(shù)相加會給電路造成很長的延遲時間。為了解決這個問題，人們又設(shè)計了一種多位數(shù)超前進位加法邏輯電路（carry-look-ahead adder簡稱CLA）,使每位的進位只由加數(shù)和被加數(shù)決定，而與地位的進位無關(guān)。其實CLA加法器(Chiung Cheng,2000)的原理很簡單

第四章 浮點加法器中各組件的優(yōu)化設(shè)計28圖4.6: 16位由4個4位CLA級聯(lián)實現(xiàn)的CLA其16位簡單CLA結(jié)構(gòu)如圖4.6 所示。其中每個全加器的進位均可由遞推關(guān)系通過加數(shù)A 和B 快速得到。這樣每位加法結(jié)果可以并行的很快得到。更復(fù)雜的多級CLA可以通過將圖中的全加器替換成長度短的CLA實現(xiàn)。4.2.5 進位選擇加法器在眾多的加法器中進位選擇加法器 (carry-select adder，簡稱CSA)是一種兼顧運算速度和面積的一種加法器(Tyagi,1993)，從而廣泛的應(yīng)用于移動設(shè)備。多位的CSA可以由多個小的加法模塊組成.在逐位進位加法器中，每一個加法單元都必須等到前一位的進位傳遞進來才能產(chǎn)生結(jié)果。為了解決這個問題可以提前將兩種可能的結(jié)果(進位為0和進位為1)都計算出來，然后就可以根據(jù)實際值選出正確的結(jié)果。圖4.7中給出了傳統(tǒng)的CSA結(jié)構(gòu)圖，它由n個模塊組成，每個模塊中由兩個快速進位加法器(CLA) 組成(除了模塊1只由進位為0的一個CLA加法器組成) , 其中一個用于計算進位i-1C (來自上一個模塊)為0的情況，另一個用于計算i-1C 為1時的情況

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 黃丹連;高吞吐率單雙精度可配置浮點乘累加器的設(shè)計與實現(xiàn)[D];上海交通大學(xué);2011年

本文編號：2762362