【摘要】：隨著深度學(xué)習(xí)與大數(shù)據(jù)應(yīng)用的興起,傳統(tǒng)的基于CPU的架構(gòu)已經(jīng)難以滿足這些新型應(yīng)用的計算要求。對此,工業(yè)界與學(xué)術(shù)界開始使用硬件加速器來彌補(bǔ)傳統(tǒng)CPU架構(gòu)的弊端。FPGA憑借其高能效比以及靈活的動態(tài)可重構(gòu)功能(dynamic reconfiguration)得到了越來越多的關(guān)注。然而,傳統(tǒng)的基于FPGA的設(shè)計往往需要花費大量的時間并且調(diào)試難度很大。隨著FPGA的不斷發(fā)展,高級綜合(High Level Synthesis,HLS)工具得到了極其廣泛的應(yīng)用,其有效地解決了FPGA設(shè)計難于實現(xiàn)的問題。高級綜合工具將C\C++等高級語言自動轉(zhuǎn)換為相對應(yīng)的硬件描述語言模塊,大大減少了設(shè)計實現(xiàn)基于FPGA的系統(tǒng)應(yīng)用的難度,特別是針對大量的軟件工程師而言。同時,高級綜合工具提供了許多優(yōu)化技術(shù)以便于系統(tǒng)設(shè)計者針對包括硬件資源消耗,性能,功耗等在內(nèi)的不同優(yōu)化目標(biāo)進(jìn)行系統(tǒng)優(yōu)化。此外,不同于以往基于CPU的系統(tǒng)架構(gòu),異構(gòu)系統(tǒng)中的存儲子系統(tǒng)通常要復(fù)雜的多。具體而言,純CPU系統(tǒng)架構(gòu)下的存儲體系一般由多級Cache與主存構(gòu)成。而針對異構(gòu)系統(tǒng)來說,有著軟件可控的便箋式存儲器(Scratchpad Memory,SPM)以及CPU端與加速器端均可訪問的共享Cache。這些存儲體系各具特點,對其進(jìn)行合理地利用對提高整個系統(tǒng)性能有著重要的作用。針對CPU-FPGA異構(gòu)多核片上系統(tǒng).(Heterogeneous Multiprocessor system-on-chip,HMPSoC)而言,片上存儲資源極其有限。因此,對其進(jìn)行合理地利用尤為重要。然而當(dāng)今最先進(jìn)的高級綜合工具都依賴于系統(tǒng)設(shè)計者人工決定復(fù)雜存儲體系下的數(shù)據(jù)布局。在這篇論文中,我們提出了一個可以與商業(yè)化工具Vivado HLS無縫結(jié)合的自動化的數(shù)據(jù)布局框架。首先,我們基于Zedboard異構(gòu)多核片上系統(tǒng)設(shè)計了一系列微測試程序來測量各種類型的訪存延遲,如Cache命中,Cache miss,或者直接訪問主存等�；趯ι鲜龃鎯ψ酉到y(tǒng)模型中數(shù)據(jù)的分析,我們得出了一些不同于傳統(tǒng)CPU架構(gòu)環(huán)境的結(jié)論:如Cache所發(fā)揮的作用沒有傳統(tǒng)環(huán)境下的那么大;針對突發(fā)模式訪存來說,其訪存延遲與存儲資源的選擇基本沒有關(guān)系。因此基于這些結(jié)論,我們發(fā)現(xiàn)基于頻率與局部性的,針對傳統(tǒng)的CPU架構(gòu)的數(shù)據(jù)布局策略直接應(yīng)用于CPU-FPGA異構(gòu)多核片上系統(tǒng)上所取得的性能并不理想。依賴于我們的存儲延遲分析模型并結(jié)合LLVM編譯框架,我們提出了一個基于整數(shù)線性規(guī)劃(Integer linear programming,ILP)的自動化數(shù)據(jù)布局框架來決定了每一個數(shù)組對象應(yīng)該經(jīng)由以下哪種存儲被訪問:片上塊存儲(Block RAM,BRAM),CPU-FPGA共享的第二級存儲(Level 2 Cache,L2 Cache)或者直接訪問雙倍速率(Double Date Rate,DDR)存儲器。此外,我們設(shè)計了一個基于貪心策略的基準(zhǔn)算法來進(jìn)行比較,在Zedboard平臺上得到的實驗結(jié)果表明相較于基準(zhǔn)算法,我們所提出的策略有1.39X的性能加速比。
【學(xué)位授予單位】：山東大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TP332;TN791
【圖文】：

Ｖ邐＾逡逑圖２－１高級綜合工具基本工作機(jī)制逡逑如圖２－１所示，高級綜合工具對該內(nèi)核程序做出的調(diào)度方案為：第一個時鐘逡逑周期執(zhí)行＊和＋，第二個時鐘周期執(zhí)行＋以及結(jié)果輸出。在最終的硬件實現(xiàn)逡逑中，高級綜合將形參實現(xiàn)為對應(yīng)的輸入輸出端口，在圖２－１中，ｘ、ａ、ｂ、ｃ最終逡逑被實現(xiàn)為８位的輸入端口，而ｙ則實現(xiàn)為３２位的輸出端口。在剛開始的綁定階逡逑段，高級綜合使用組合乘法器（Ｍｕｌｔｉｐｌｉｅｒ，邋Ｍｕｌ）來做乘法，使用組合加法器／減逡逑法器（Ａｄｄｅｒ／Ｓｕｂｔｒａｃｔｏｒ，邋ＡｄｄＳｕｂ）來實現(xiàn)加法。然而在最終的綁定階段，高級綜逡逑１１逡逑

在串行執(zhí)行模式下，如傳統(tǒng)的Ｃ／Ｃ＋＋語言程序，下一次的循環(huán)迭代必須等到逡逑當(dāng)前迭代的最后一個操作結(jié)束之后才能開始。當(dāng)用優(yōu)化之后，循逡逑環(huán)體中的操作可以如圖２－２所示的方式并行執(zhí)行。逡逑Ｗｉｔｈｏｕｔ邋Ｐｉｐｅｌｉｎｉｎｇ邐Ｗｉｔｈ邋Ｐｉｐｅｌｉｎｉｎｇ逡逑Ｌｏｏｐ＇ｆｏｒ（ｉ＝１；ｉ＜３；ｉ－＊－＊－）邋｛邐邐逡逑ｏｐ＿Ｒｅａｄ：邐—逡逑邐邋ｏｐ＿Ｃｏｍｐｕ！ｅ：邐ＣＭＰ逡逑ｏｐ＿Ｖ／ｒｉｔｅ；逡逑ｆ邐ｆ逡逑Ｉｎｉｔｉａｔｉｏｎ邋Ｉｎｔｅｒｖａｌ邋＝邋３邋ｃｙｃｌｅｓ邐Ｉｎｉｔｉａｔｉｏｎ邋Ｉｎｔｅｒｖａｌ邋＝邋１邋ｃｙｃｌｅ逡逑ＲＤ邋ＣＭＰ邋｜邋ＷＲ邋｜邋Ｒ0邋ＣＭＰ邋ｆ邋ＷＲ邐ＲＤ邋ＣＭＰ邋［＂ｗｒ＂＊逡逑ＲＤ邋ＣＭＰ邋ＷＲ逡逑？邐？邋？邐？逡逑Ｌａｔｅｎｃｙ邋＝邋３邋ｃｙｃｌｅｓ邐Ｌａｔｅｎｃｙ邋＝邋３邋ｃｙｃｌｅｓ逡逑ｍ邐？邐？邐邐邐？逡逑Ｌｏｏｐ邋Ｌａｔｅｎｃｙ邋＝邋６邋ｃｙｃｌｅｓ邐Ｌｏｏｐ邋Ｌａｔｅｎｃｙ邋＝邋４邋ｃｙｃｌｅｓ逡逑圖２－２邐優(yōu)化技術(shù)不例逡逑如圖２－２所示，在沒有用／ｏ％；７扣／／／７／／７ｇ優(yōu)化時，兩個ＲＤ操作之間需要經(jīng)過逡逑１２逡逑

邐Ｏｊ＾ｉｍｉｚｅｒ邐Ｂａｃｋｅｎｄ邋？逡逑圖２－５傳統(tǒng)編譯器架構(gòu)逡逑其中前端（Ｆｒｏｎｔｅｎｄ）主要包括詞法分析、語法分析、語義分析以及生成中間逡逑代碼。優(yōu)化器（Ｏｐｔｍｉｉｚｅｒ）主要是指中間代碼優(yōu)化。后端（Ｂａｃｋｅｎｄ）主要指生逡逑成機(jī)器碼。逡逑而ＬＬＶＭ邋（Ｌｏｗ邋Ｌｅｖｅｌ邋Ｖｉｒｔｕａｌ邋Ｍａｃｈｉｎｅ）的主要架構(gòu)如下所示：逡逑ｒ邐Ｃｌａｎｇ邋０／０？？／０句Ｃ邐ＵＶＭ邐ｙ邋Ａ逡逑＾ｒｏｎｆｔｎｄ邐＾＼ｓ邐ｆ邐ＫＳ６邋Ｂａｅｋ＿ｄ逡逑Ｆｏｒｔｒａｎ－＊．邋Ｈｖｍ＾ｃｃＦｒｏｎｓｅｎａ邋—｜邐＾邋ＰｏｗｅｒＰＣ＾Ｂａｃｋ＊＾邋ＰｏｗｅｔＰＣ逡逑ＨａｓＫｅｆｉ邋＾邐ＯＨＣ邋ｆｒ0ｒ＼ｍｍ邐＇邐、邐＾邐ＡＨＭ逡逑ａｖＭ邋ｍ邐Ｕ．ＶＭＩＲ逡逑圖２－６邋ＬＬＶＭ架構(gòu)逡逑１４逡逑

【相似文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前3條

1 李世清;針對CPU-FPGA異構(gòu)多核片上系統(tǒng)的自動化數(shù)據(jù)布局研究[D];山東大學(xué);2019年

2 鄭凌;基于CPU-FPGA的異構(gòu)多核系統(tǒng)設(shè)計及并行編程模型研究[D];西安電子科技大學(xué);2014年

3 楊慧德;層疊式多CPU-FPGA微服務(wù)器體系架構(gòu)的研究與實現(xiàn)[D];東南大學(xué);2017年

本文編號：2762269