【摘要】：伴隨著超大規(guī)模集成電路(VLSI)設(shè)計(jì)技術(shù)的進(jìn)步和對數(shù)字信號處理器(DSP)性能要求的提高,多核DSP的出現(xiàn)是技術(shù)發(fā)展和應(yīng)用需求的必然產(chǎn)物。由于多核DSP的復(fù)雜性,以往的總線技術(shù)已經(jīng)不再適應(yīng)多核DSP的設(shè)計(jì)工作,使得我們需要重新考慮片上通信技術(shù)。片上網(wǎng)絡(luò)(NoC)的概念被提出來解決多核DSP片上通信的問題。NoC之所以可以在很大程度上提高設(shè)計(jì)能力,主要是因?yàn)樗捎萌之惒骄植客?GALS)的工作方式以及可復(fù)用的IP技術(shù)。 本文給出一種基于GALS的多核DSP內(nèi)部互連設(shè)計(jì)方案。GALS的設(shè)計(jì)可以使多個DSP核心根據(jù)任務(wù)需要工作在不同的頻率域,從而降低芯片的總功耗且避免了全局時鐘樹設(shè)計(jì)。多核之間采用兩條DMA通道進(jìn)行數(shù)據(jù)交換,在占用較小CPU負(fù)載的同時,獲得較大數(shù)據(jù)帶寬。本文給出一種任務(wù)隊(duì)列的任務(wù)調(diào)度機(jī)制,用于完成多核之間任務(wù)的自助申請調(diào)度以及數(shù)據(jù)流的控制。以MP3解碼程序?yàn)槔?對任務(wù)在四核上的分割方法和調(diào)度策略進(jìn)行詳細(xì)的闡述。 本課題搭建了一個性能仿真環(huán)境與時序、面積分析平臺,完成四核DSP的后端設(shè)計(jì)流程。MP3解碼程序驗(yàn)證了多核互連的性能�；陉�(duì)列的任務(wù)調(diào)度機(jī)制加快了MP3解碼的速度。
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2011
【分類號】：TP332;TN47
【圖文】：

[4]。第一類多核處理器的結(jié)構(gòu)如圖1-1所示，稱為集中式共享存儲器系統(tǒng)結(jié)構(gòu)。在2006年以前，采用這種系統(tǒng)結(jié)構(gòu)的處理器最多擁有幾十個（少于100個）內(nèi)核處理器。即對于內(nèi)核處理器數(shù)目較少的多核處理器，各個內(nèi)核處理器可以共享單個集中式存儲器。在使用大容量Cache的情況下，單一存儲器(可能是多組)能夠確保小數(shù)目內(nèi)核處理器的存儲訪問得到及時響應(yīng)。如果使用多個點(diǎn)對點(diǎn)的連接，或者通過使用交換機(jī)，再加上額外的存儲器組，集中式共享存儲器系統(tǒng)結(jié)構(gòu)可以擴(kuò)展到幾十個內(nèi)核處理器。圖 1-1 集中式共享存儲器系統(tǒng)結(jié)構(gòu)Fig.1-1 Centre shared memory architecture集中式共享存儲器系統(tǒng)結(jié)構(gòu)的優(yōu)點(diǎn)是由于結(jié)構(gòu)中只有單一的存儲器，每個內(nèi)核處理器對存儲器的訪問都是對等的

核間互連方式，常用的總線有ARM的AMBA總線、Silicore公司的Wishbone總線、Altera的Avalon總線、IBM的CoreConnect總線、MIPS的ECVM Interface總線、IDT的IPBus(IDT Peripheral Bus)總線等，基于AMBA總線的SoC系統(tǒng)簡圖如圖1-3所示。圖 1-3 基于 AMBA 總線的 SoC 系統(tǒng)簡圖Fig.1-3 AMBA bus based SoC system diagram

上海交通大學(xué)碩士學(xué)位論文變得越來越復(fù)雜時，總線也逐漸成為限制芯片速一個設(shè)計(jì)瓶頸。此外，傳統(tǒng)的片上總線方法雖其效能，但是基本上其處理程序的傳輸仍然與物、線路擁塞度、最大頻率、IP核的再利用性或連：Crossbar互連系統(tǒng)由Crossbar 以及Crossbar地址線、數(shù)據(jù)線構(gòu)成，接口邏輯主要由一些加提供較高帶寬的核間通信。但是與SBF一樣，心的CMP結(jié)構(gòu)，一旦集成的核心數(shù)量較多，性被稱為分層結(jié)構(gòu)。這種結(jié)構(gòu)的特點(diǎn)是每個CPU用于保存比較常用的數(shù)據(jù)，并通過連接核心的4所示[8]。

【參考文獻(xiàn)】

相關(guān)期刊論文 前7條

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本文編號：2760935