浮點(diǎn)32位并行乘法器設(shè)計(jì)與研究
發(fā)布時(shí)間：2020-07-17 06:54
【摘要】： 隨著VLSI技術(shù)的發(fā)展,作為CPU與DSP中數(shù)據(jù)路徑上的關(guān)鍵部件之一的乘法器也從過(guò)去由軟件完成逐漸演變成為一個(gè)重要的硬件部件。本文對(duì)32位定浮合并乘法器進(jìn)行了研究。首先介紹了最常用的浮點(diǎn)格式IEEE-754格式,其中包括對(duì)其格式、類型與舍入處理以及單精度與擴(kuò)展單精度型的轉(zhuǎn)換等方面的內(nèi)容。其次對(duì)乘法中一些關(guān)鍵步驟進(jìn)行了研究與討論,包括各類算法,部分積產(chǎn)生方法與加法器,通過(guò)對(duì)各種實(shí)現(xiàn)方法的比較,最終對(duì)算法采取了二階Booth算法;部分積產(chǎn)生陣列采用了由反極性CSA加法器組成的IA與wallace樹折衷方法;最后的局部進(jìn)位與偽和相加采用了跳躍進(jìn)位加法器與超前進(jìn)位加法器相結(jié)合的加法器,這個(gè)加法器同時(shí)兼顧了面積與速度兩個(gè)方面的因素。然后對(duì)32位定浮合并乘法器的具體設(shè)計(jì),包括尾數(shù)相乘,指數(shù)相加,規(guī)格化,舍入等各部分的設(shè)計(jì)方法。最后給出了設(shè)計(jì)結(jié)果與驗(yàn)證。本設(shè)計(jì)特別地提出了將每個(gè)模塊進(jìn)行了IP化的設(shè)計(jì)思路,使最終設(shè)計(jì)出的乘法器成為一個(gè)IP核,以提高芯片的通用性。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類號(hào)】：TP332.22
【圖文】：
加法器部分積產(chǎn)生加法器乘積寄存器移位寄存器時(shí)鐘右移右移圖 3.2 線性并行陣列乘法器框圖3.1.3 并行乘法器線性陣列可以進(jìn)一步將迭代乘法過(guò)程完全展開，構(gòu)成全陣列并行乘法器，但是全陣列乘法器完成 n ×n位的乘法需要 個(gè)加法器和 個(gè)部分積的產(chǎn)生器，延2n2n
1 0 +A1 1 +2A圖3.4 Booth 編碼操作3.2.3 二階（基 4）Booth 算法1961 年 O.L.Mcsorley 把 Booth 算法中的每次交疊檢驗(yàn)乘法的兩位推廣到每次交疊檢驗(yàn)三位，即著名的二階 Booth 算法。首先對(duì) Booth 算法的正確性證明如下：一個(gè) n 位的二進(jìn)制補(bǔ)碼數(shù) B 可以表示成：21102 2nn in iiB b b == + ∑ 2 41 2 3 3 4 52 ( 2 ) 2 ( 2 )n nn n n n n nb b b b b b + + + + +＋ （3-14）65 6 7) 2 ( 2nn n nb b b + +這樣的話，B就被每一組 3 位的掃描數(shù)據(jù)bi+1bibi-1,根據(jù) 的值重新編碼。為了減少部分積的數(shù)目，通常采用每次掃描多于一位的乘數(shù)，根據(jù)這些位的值產(chǎn)生出相應(yīng)的被乘數(shù)的倍數(shù)，另外中間結(jié)果每次的移位次數(shù)要與對(duì)乘數(shù)掃描的位數(shù)一致。例如，在采用每次掃描兩位的處理方法時(shí)，乘數(shù)的兩位值可能是 00、01、10 和 11 四種，在與被乘數(shù)相乘之后可能產(chǎn)生的結(jié)果也相應(yīng)的有四種，即 0 倍、1 倍、2 倍和 3 倍的被乘數(shù)值。每次相加中間結(jié)果要移兩位。Booth編碼算法實(shí)際是將多位掃描與跳過(guò)連續(xù)的“0”和“1”技術(shù)結(jié)合在一起的。跳過(guò)連續(xù)的“0”和“1”是指當(dāng)乘數(shù)中有一串連續(xù)的“0”時(shí)
圖 3.6 4 個(gè)輸入延遲相同的 4:2 壓縮器邏輯圖表 3.7 圖 3.6 對(duì)應(yīng)的 4:2 壓縮器真值表I1 I2 I3 I4 Cin S C Cout0 0 1 1 0 0 1 00 1 0 1 0 0 1 00 1 1 0 0 0 0 11 0 0 1 0 0 1 01 0 1 0 0 0 0 11 1 0 0 0 0 0 10 0 1 1 1 1 1 00 1 0 1 1 1 1 00 1 1 0 1 1 0 11 0 0 1 1 1 1 01 0 1 0 1 1 0 11 1 0 0 1 1 0 1
本文編號(hào)：2759125
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類號(hào)】：TP332.22
【圖文】：
加法器部分積產(chǎn)生加法器乘積寄存器移位寄存器時(shí)鐘右移右移圖 3.2 線性并行陣列乘法器框圖3.1.3 并行乘法器線性陣列可以進(jìn)一步將迭代乘法過(guò)程完全展開，構(gòu)成全陣列并行乘法器，但是全陣列乘法器完成 n ×n位的乘法需要 個(gè)加法器和 個(gè)部分積的產(chǎn)生器，延2n2n
1 0 +A1 1 +2A圖3.4 Booth 編碼操作3.2.3 二階（基 4）Booth 算法1961 年 O.L.Mcsorley 把 Booth 算法中的每次交疊檢驗(yàn)乘法的兩位推廣到每次交疊檢驗(yàn)三位，即著名的二階 Booth 算法。首先對(duì) Booth 算法的正確性證明如下：一個(gè) n 位的二進(jìn)制補(bǔ)碼數(shù) B 可以表示成：21102 2nn in iiB b b == + ∑ 2 41 2 3 3 4 52 ( 2 ) 2 ( 2 )n nn n n n n nb b b b b b + + + + +＋ （3-14）65 6 7) 2 ( 2nn n nb b b + +這樣的話，B就被每一組 3 位的掃描數(shù)據(jù)bi+1bibi-1,根據(jù) 的值重新編碼。為了減少部分積的數(shù)目，通常采用每次掃描多于一位的乘數(shù)，根據(jù)這些位的值產(chǎn)生出相應(yīng)的被乘數(shù)的倍數(shù)，另外中間結(jié)果每次的移位次數(shù)要與對(duì)乘數(shù)掃描的位數(shù)一致。例如，在采用每次掃描兩位的處理方法時(shí)，乘數(shù)的兩位值可能是 00、01、10 和 11 四種，在與被乘數(shù)相乘之后可能產(chǎn)生的結(jié)果也相應(yīng)的有四種，即 0 倍、1 倍、2 倍和 3 倍的被乘數(shù)值。每次相加中間結(jié)果要移兩位。Booth編碼算法實(shí)際是將多位掃描與跳過(guò)連續(xù)的“0”和“1”技術(shù)結(jié)合在一起的。跳過(guò)連續(xù)的“0”和“1”是指當(dāng)乘數(shù)中有一串連續(xù)的“0”時(shí)
圖 3.6 4 個(gè)輸入延遲相同的 4:2 壓縮器邏輯圖表 3.7 圖 3.6 對(duì)應(yīng)的 4:2 壓縮器真值表I1 I2 I3 I4 Cin S C Cout0 0 1 1 0 0 1 00 1 0 1 0 0 1 00 1 1 0 0 0 0 11 0 0 1 0 0 1 01 0 1 0 0 0 0 11 1 0 0 0 0 0 10 0 1 1 1 1 1 00 1 0 1 1 1 1 00 1 1 0 1 1 0 11 0 0 1 1 1 1 01 0 1 0 1 1 0 11 1 0 0 1 1 0 1
【引證文獻(xiàn)】
相關(guān)碩士學(xué)位論文 前2條
1 王松;基于FPGA的浮點(diǎn)協(xié)處理器IP核設(shè)計(jì)[D];南京航空航天大學(xué);2010年
2 趙娟;高性能專用FPGA算術(shù)部件的研究與設(shè)計(jì)[D];廣東工業(yè)大學(xué);2008年
本文編號(hào)：2759125
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