發(fā)布時間：2020-07-16 09:46

【摘要】：隨著VLSI工藝水平的提高,如今能夠把整個電子系統(tǒng)集成到一塊或幾塊芯片上(SoC)。SoC的出現(xiàn)能夠在改善系統(tǒng)性能的同時減小系統(tǒng)的功耗、尺寸和成本。SoC設計成敗的關鍵在于其中的RISC微處理器的設計。同時隨著半導體工藝技術的提高、體系結構技術的不斷發(fā)展以及應用需求的不斷提高,對高性能嵌入式微處理器產(chǎn)品的需求量也越來越大。 本文在介紹了各種商業(yè)主流RISC微處理器的技術特點后討論了一種32位高性能RISC微處理器的設計方法,重點在于其邏輯設計,包括:指令集結構設計、RISC CPU設計、層次化存儲器系統(tǒng)設計和其它功能單元設計。隨后我們對RISC微處理器進行了功能驗證,它包括兩個方面:系統(tǒng)級仿真與FPGA硬件驗證。實驗表明,我們所設計的電路達到了預期的目標,并且在速度、面積等指標上有著較好的性能。 本文提出了一種對集中式控制器單元進行劃分的方法并根據(jù)該方法確定了RISC CPU的體系結構。這種結構不僅利于進行調試和擴展而且流水線的暫停信息不會在多個流水段內進行傳遞,因此對流水線的速度不會附加額外的負面影響。 本文提出了一種完全去掉由RAW冒險在流水線中所引起的“氣泡”的方法。 本文提出了一種顯著縮短程序的執(zhí)行時間的方法。當轉移指令處于指令譯碼段時就能夠判斷轉移發(fā)生與否和確定下一條要取的指令的地址,這使得在轉移指令之后只需插入一條空指令。這種方法顯著地縮短了程序的執(zhí)行時間。 本文提出了流水線暫停的兩條原則并根據(jù)這兩條原則產(chǎn)生了流水線中各個流水段的暫停信號。仿真波形表明,這些信號能夠使流水線正確地暫停與恢復。 本文采用了不同的方式產(chǎn)生從指令MMU送往指令Cache和從數(shù)據(jù)MMU送往數(shù)據(jù)Cache的是否可緩存標志信號。在任何情況下指令存儲器所對應的地址空間都是可緩存的。這在功能上是正確的,同時減少了指令存儲器的訪問次數(shù)和去掉了一個異步環(huán)路。這改善了整個系統(tǒng)的時序。 本文研究了RISC微處理器的低功耗設計技術并給出了一種支持動態(tài)和靜態(tài)功耗管理的功耗管理單元的設計方法。 本文研究了RISC微處理器對WISHBONE SoC接口的支持并給出了一種采用 WP=5 WISHBONE協(xié)議的總線接口單元的設計方法。 本文介紹了在進行系統(tǒng)級仿真時所采用的兩種配置管理方法。通過這兩種仿真管理方法,對于一種特定的仿真,仿真環(huán)境的使用者能夠以最快的速度決定在該仿真中要使用哪些模型從而提高了仿真效率。 最后,給出了設計的FPGA硬件驗證方案。比較了系統(tǒng)級軟件仿真與FPGA硬件驗證兩種方式所能得到的吞吐率并論證了FPGA硬件驗證的必要性。 總的來說,該微處理器在應用方面具有很好的性能,并且實現(xiàn)簡單,規(guī)�？蓴U展性好,具有開放的SoC接口。
【學位授予單位】：華中科技大學
【學位級別】：博士
【學位授予年份】：2004
【分類號】：TP332
【圖文】：

圖 2.9 異常處理例程的入口地址Except_prefix 是異常處理例程入口地址的前綴，可由 CPU SPR 編程設置：當指令存儲器足夠大時，就設為 1；當指令存儲器不是特別大時，就設為 0。Except_type 表示異常類型，同時也是各種異常對應的異常處理程序的偏移矢量。異常處理例程的入口地址不通過指令 TLB 映射，也不通過指令 cache 訪問，即允許異常處理程序直接訪問程序存儲器。⑷ spr_pc_we 為 1，此時從 CPU SPR 來的輸入數(shù)據(jù) spr_dat_i[31:0]寫入到 pc[31:0]中，同時由于沒有發(fā)生轉移，所以轉移發(fā)生標志應被設置為 0。當虛擬指令地址生成后，指令 MMU 中的 TLB 將根據(jù)虛擬指令地址生成物理地址。如果指令 Cache 的標記與物理地址的高位相同，則從指令 Cache 中將指令取到取指令單元同時指令 Cache 根據(jù)虛擬指令地址的低位選擇相應指令，否則需要從指令存儲器中取指令。地址產(chǎn)生單元電路結構如圖 2.10 所示。

圖 2.11 取指令單元電路結構圖2.6 控制單元控制單元也是本 RISC 的指令譯碼單元，它的主要功能是對取來的指令進行譯碼、區(qū)分指令是單周期指令還是多周期指令并產(chǎn)生相應的控制信號。控制單元的各個控制信號產(chǎn)生很復雜，必須保證所有的控制信號能夠保證系統(tǒng)按設想好的順序及過程協(xié)調工作。2.6.1 形成指令流水線地址產(chǎn)生單元產(chǎn)生從指令存儲子系統(tǒng)取來指令的虛擬地址并使用該地址訪問指令存儲器。從指令存儲器中取出來的指令在取指令流水段結束時被打入取指令流水線寄存器if_insn[31:0]。該寄存器的內容被送到控制單元并相繼被打入指令譯碼流水寄存器、指令執(zhí)行流水寄存器和回寫流水寄存器以形成五段指令流水線。指令譯碼流水寄存器 id_insn[31:0]的值確定方式如下：

圖 2.12 指令流水線仿真波形如圖 2.12 所示，在指令周期的第一個時鐘周期產(chǎn)生指令地址（此時 icpu_adr_o[31:0]為 32’h400_06d0），該地址被送到指令存儲子系統(tǒng)。在第二個時鐘周期，指令（此時icpu_dat_i[31:0]為 32’he064_2805）從指令存儲子系統(tǒng)中被讀來并被保存到取指令流水寄存器(if_insn[31:0])。在第三和第四個周期，該指令將分別被譯碼和執(zhí)行。在最后一個時鐘周期，指令執(zhí)行結果被回寫到相應的目標寄存器，同時指令周期結束。2.6.2 指令譯碼首先將從取指令單元來的指令鎖存起來形成 id_insn[31:0]，隨后根據(jù)其第 32 位到第27 位（共 6 位）的值，控制單元通過譯碼得到指令是執(zhí)行什么操作。對于 ALU 類指令、Load/Store 類指令和分支類指令，譯碼結果應為該類指令的哪一種具體操作。如果是 ALU類指令中的比較操作或乘累加操作，譯碼結果還應具體到到底是哪一種比較操作或乘累加操作。同時，在指令譯碼段結束之前指令譯碼單元將處于譯碼段的指令的所有源操作

【引證文獻】

相關期刊論文 前1條

1 尤菲菲;胡寶霞;劉小平;;32位嵌入式RISC微處理器設計[J];科技咨詢導報;2007年26期

相關碩士學位論文 前5條

1 陳海民;密碼嵌入式微處理器設計與實現(xiàn)研究[D];解放軍信息工程大學;2011年

2 李云;嵌入式RISC處理器中指令流水單元的設計[D];西北工業(yè)大學;2007年

3 江琳;兼容ARC指令集的RISC IP核的開發(fā)[D];哈爾濱工業(yè)大學;2007年

4 趙先鋒;COTS微處理器軟件容錯性能的研究[D];哈爾濱工業(yè)大學;2007年

5 劉亮;RISC處理器整數(shù)運算和控制單元的研究與設計[D];華北電力大學;2012年

本文編號：2757846