【摘要】：硬件木馬是針對(duì)信息系統(tǒng)的新型攻擊武器,直接攻擊集成電路本身,現(xiàn)有的上層信息安全措施對(duì)其無(wú)效,目前的集成電路設(shè)計(jì)制造流程也無(wú)法防御其植入。微處理器作為信息系統(tǒng)的核心芯片,是承受硬件木馬攻擊的脆弱節(jié)點(diǎn)。開(kāi)展微處理器硬件木馬設(shè)計(jì)與植入研究,既是硬件木馬檢測(cè)和應(yīng)對(duì)策略研究的基礎(chǔ),也有助于推進(jìn)研制和開(kāi)發(fā)信息域中具有戰(zhàn)略制高點(diǎn)意義的裝備和技術(shù),對(duì)下一代信息安全系統(tǒng)的開(kāi)發(fā)和部署至關(guān)重要。然而,現(xiàn)有公開(kāi)的硬件木馬設(shè)計(jì)大多較為簡(jiǎn)單原始,未對(duì)硬件木馬進(jìn)行隱蔽優(yōu)化設(shè)計(jì),也鮮有根據(jù)微處理器特點(diǎn)進(jìn)行專(zhuān)門(mén)的植入研究。這無(wú)法充分反映硬件木馬的嚴(yán)重危害和開(kāi)源微處理器所面臨的安全威脅,難以滿(mǎn)足信息安全系統(tǒng)研發(fā)的需求。針對(duì)上述問(wèn)題,論文以RISC-V指令集架構(gòu)微處理器為研究重點(diǎn),根據(jù)提出的硬件木馬模型和隱蔽優(yōu)化設(shè)計(jì)策略進(jìn)行了十種硬件木馬的設(shè)計(jì)植入和實(shí)驗(yàn)驗(yàn)證,并將其中兩種硬件木馬在一款RV32 SoC芯片中進(jìn)行了流片實(shí)現(xiàn)。論文首先在分析現(xiàn)有軟件木馬模型、硬件木馬模型和微處理器硬件木馬屬性的基礎(chǔ)上,提出了形式化描述的PHTMT微處理器硬件木馬模型。隨后,在分析RISC-V指令集微處理器設(shè)計(jì)特點(diǎn)、應(yīng)用場(chǎng)景、攻擊意圖、可控資源等的基礎(chǔ)上,進(jìn)行硬件木馬攻擊可行性分析,確定攻擊點(diǎn),構(gòu)建了RISC-V處理器的攻擊模型。然后,論文在對(duì)現(xiàn)有硬件木馬設(shè)計(jì)和新型檢測(cè)方法歸納分析的基礎(chǔ)上,提出了四條躲避檢測(cè)的設(shè)計(jì)策略。其中,針對(duì)傳統(tǒng)功能檢測(cè),通過(guò)處理器指令序列和特殊節(jié)點(diǎn)構(gòu)建木馬錐降低觸發(fā)概率;針對(duì)未使用電路檢測(cè),通過(guò)觸發(fā)條件拆分、門(mén)級(jí)網(wǎng)表優(yōu)化和使用特殊結(jié)構(gòu)提高測(cè)試覆蓋率;針對(duì)等價(jià)性檢測(cè),利用原始設(shè)計(jì)中無(wú)關(guān)項(xiàng)加以躲避;針對(duì)側(cè)信道檢測(cè),利用原始設(shè)計(jì)資源和后端時(shí)序優(yōu)化降低側(cè)信道影響。最后,論文根據(jù)攻擊模型和設(shè)計(jì)策略在一款RV32 SoC芯片中設(shè)計(jì)植入了十種硬件木馬。其中,通過(guò)干擾ALU運(yùn)算數(shù)據(jù)通路、強(qiáng)制模塊復(fù)位進(jìn)行功能破壞;通過(guò)特權(quán)提升進(jìn)行信息竊取;通過(guò)干擾分支預(yù)測(cè)機(jī)制降低處理器性能;通過(guò)干擾處理器休眠進(jìn)行功耗攻擊。論文通過(guò)軟件仿真和FPGA板級(jí)測(cè)試對(duì)設(shè)計(jì)進(jìn)行了驗(yàn)證,結(jié)果表明硬件木馬均能實(shí)現(xiàn)預(yù)期功能,設(shè)計(jì)策略能夠有效躲避檢測(cè),且面積、功耗和延遲影響較小。最后,將其中兩種硬件木馬植入一款SoC在SMIC 55nm工藝下進(jìn)行了流片并測(cè)試成功。對(duì)于進(jìn)一步認(rèn)識(shí)微處理器硬件木馬攻擊實(shí)現(xiàn)機(jī)理,警示開(kāi)源處理器使用安全,促進(jìn)硬件木馬檢測(cè)與防御技術(shù)研究具有一定價(jià)值。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類(lèi)號(hào)】：TP332;TP309
【圖文】：

原始電路上。在 2.3 節(jié)中將結(jié)合實(shí)例對(duì)硬件木馬進(jìn)行較為詳細(xì)描述。[30][31][32]圖2.1 硬件木馬基本結(jié)構(gòu)表 2.1 給出了硬件木馬同軟件木馬的特性對(duì)比，由于硬件木馬的硬件性，導(dǎo)致其在傳染能力和預(yù)置性等方面與軟件木馬存在不同。

11有關(guān)。圖2.3 常見(jiàn)組合型硬件木馬結(jié)構(gòu)2.3.2 時(shí)序型硬件木馬圖 2.4 展示了四種常見(jiàn)時(shí)序型硬件木馬，其在設(shè)計(jì)中使用了時(shí)序電路。其中，圖2.4（a）為 k-bit 同步計(jì)數(shù)器木馬電路。觸發(fā)電路在使能信號(hào) Ena 控制下對(duì)時(shí)鐘信號(hào)clk 進(jìn)行計(jì)數(shù)，當(dāng)?shù)竭_(dá)設(shè)定的計(jì)數(shù)值后產(chǎn)生觸發(fā)信號(hào)。其負(fù)載電路為兩輸入異或門(mén)，可能會(huì)使原始設(shè)計(jì)內(nèi)部信號(hào) ER 邏輯值變?yōu)殄e(cuò)誤的 ER*。圖 2.4（b）采用異步信號(hào)計(jì)數(shù)觸發(fā)，通過(guò)恰當(dāng)選取輸入節(jié)點(diǎn) p 與 q 并將其進(jìn)行與操作，能有效降低木馬觸發(fā)概率。圖 2.4（c）為級(jí)聯(lián)的兩個(gè)計(jì)數(shù)器，可實(shí)現(xiàn)更低的觸發(fā)概率，其缺點(diǎn)是增加了資源開(kāi)銷(xiāo)。除計(jì)數(shù)器以外，利用狀態(tài)機(jī)可實(shí)現(xiàn)更為復(fù)雜的時(shí)序型硬件木馬。圖 2.4（d）展示常見(jiàn)的利用有限狀態(tài)機(jī)（FSM）的時(shí)序?

除計(jì)數(shù)器以外，利用狀態(tài)機(jī)可實(shí)現(xiàn)更為復(fù)雜的時(shí)序型硬件木馬。圖 2.4（d）展示常見(jiàn)的利用有限狀態(tài)機(jī)（FSM）的時(shí)序硬件木馬結(jié)構(gòu)。圖2.4 常見(jiàn)時(shí)序型硬件木馬結(jié)構(gòu)

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本文編號(hào)：2756017