【摘要】： 航空航天、數(shù)字信號(hào)處理、實(shí)時(shí)語(yǔ)音圖像和高精度計(jì)算等應(yīng)用領(lǐng)域?qū)Ω↑c(diǎn)數(shù)處理的要求越來(lái)越高,浮點(diǎn)單元(FPU, Floating-Point Unit)已經(jīng)成為當(dāng)代微處理器中一個(gè)至關(guān)重要的組成部分。由于集成電路技術(shù)的發(fā)展,芯片的集成度越來(lái)越高,如何實(shí)現(xiàn)FPU的功能、提高FPU的性能已成為一個(gè)重要的研究課題�；赑owerPC的FPU課題來(lái)源于哈爾濱工業(yè)大學(xué)(威海)微電子中心的合作項(xiàng)目,是中央處理器的協(xié)處理單元,在不占用中央處理單元資源的基礎(chǔ)上負(fù)責(zé)基本算術(shù)指令、比較指令等六類35條浮點(diǎn)指令的處理,其性能的優(yōu)劣直接影響到處理器的性能。 論文在對(duì)IEEE-754浮點(diǎn)數(shù)標(biāo)準(zhǔn)研究和各種算法比較選擇基礎(chǔ)上,根據(jù)PowerPC的體系結(jié)構(gòu)和指令系統(tǒng),選擇相應(yīng)的算法,提出實(shí)現(xiàn)FPU的設(shè)計(jì)方案:將整個(gè)設(shè)計(jì)分為譯碼、數(shù)據(jù)通路、控制通路和異常檢測(cè)四個(gè)部分。采用自頂向下的數(shù)字集成電路設(shè)計(jì)方法,對(duì)各部分進(jìn)行寄存器傳輸級(jí)的描述,通過(guò)對(duì)各指令控制通路和數(shù)據(jù)通路進(jìn)行合并和優(yōu)化。 算法的分析和比較:加減法是設(shè)計(jì)的基礎(chǔ),乘、除、開(kāi)方運(yùn)算是設(shè)計(jì)的重點(diǎn)。通過(guò)對(duì)算法的分析,從實(shí)現(xiàn)的速度、功耗、面積和實(shí)現(xiàn)的復(fù)雜程度等方面比較選擇相應(yīng)的實(shí)現(xiàn)算法。 乘、除、開(kāi)方指令的硬件實(shí)現(xiàn):根據(jù)實(shí)現(xiàn)乘除法計(jì)算流程,采用改進(jìn)的Booth2算法實(shí)現(xiàn)乘法單元,采用SRT-4算法進(jìn)行除法和開(kāi)方的硬件實(shí)現(xiàn)。 硬件合并:為減少FPU實(shí)現(xiàn)的規(guī)模采取硬件合并,將六類35條指令進(jìn)行功能單元合并。硬件分為數(shù)據(jù)通路和控制通路。數(shù)據(jù)通路包括指數(shù)通路和尾數(shù)通路,是操作數(shù)的通道,指令運(yùn)算的場(chǎng)所;控制通路是FPU設(shè)計(jì)的核心,控制指令的運(yùn)算;異常檢測(cè)模塊檢測(cè)指令執(zhí)行過(guò)程中各種異常情況。 通過(guò)搭建驗(yàn)證平臺(tái),采用大量激勵(lì)對(duì)FPU功能進(jìn)行驗(yàn)證,其功能完全能夠?qū)崿F(xiàn);為了檢測(cè)時(shí)序要求,采用中芯國(guó)際SMIC的0.18μm CMOS工藝對(duì)其進(jìn)行了綜合,在面積不到0.3mm2的情況下速度可以達(dá)到266MHz以上;將sdf文件反標(biāo)到門(mén)級(jí)網(wǎng)表中,對(duì)FPU設(shè)計(jì)進(jìn)行時(shí)序仿真,仿真結(jié)果表明此FPU設(shè)計(jì)的性能完全符合設(shè)計(jì)要求。 基于PowerPC的FPU是當(dāng)代微處理器一個(gè)重要的組成部分,本設(shè)計(jì)的研究為生產(chǎn)具有自主產(chǎn)權(quán)的高性能嵌入式微處理器積累了經(jīng)驗(yàn)。
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2008
【分類號(hào)】：TP332
【圖文】：

Carry Sum圖2-5 CSA 電路結(jié)構(gòu)ig. 2-5 Circuit Architecture of CSASA 部件以 3:2 的壓縮比對(duì)部為止。再通過(guò)進(jìn)位傳遞加法器的結(jié)果。此后 Dadda 提出了入和 k 個(gè)輸出，其中 j≤ 2k上是 5:3 計(jì)數(shù)器)具有較好的平法單元構(gòu)成的乘法器在總體性為了目前乘法器中較多采用的

哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文- 12 -圖2-7 乘法單元結(jié)構(gòu)Fig. 2-7 Architecture of Multiply Unit2.2.2 除法算法除法算法包括數(shù)字迭代法和函數(shù)迭代法兩種類型。在函數(shù)迭代法中實(shí)現(xiàn)的最多的是 Newton-Raphson 和 GoldSchmidt 算法。在數(shù)字迭代法中根據(jù)試商過(guò)程中是否恢復(fù)余數(shù)分為恢復(fù)余數(shù)法和不恢復(fù)余數(shù)法，其詳細(xì)分類如圖2-8所示。圖2-8 除法算法分類Fig. 2-8 Category of DivsionSRT 算法是不恢復(fù)余數(shù)中的一種，在近現(xiàn)代處理器的浮點(diǎn)除法與開(kāi)方運(yùn)算單元中被廣泛采用。本章詳細(xì)討論 SRT 算法的關(guān)鍵特性，主要是商的冗余表示以及商數(shù)字選擇函數(shù)的原理。2.2.2.1 不恢復(fù)余數(shù)除法原理 在普通的非冗余基 r 數(shù)字系統(tǒng)中，一個(gè)數(shù)位可以在數(shù)字集{0,1,…,r 1}中取值，并且所有的數(shù)字都是以唯一的方式表示；而如果數(shù)字集中元素的個(gè)數(shù)多于 r，那么任意數(shù)字都可以用多種有符號(hào)格式表示，并且名為冗余(Redundant)。Avizienis 引入了一種特殊的冗余數(shù)字集

minmax = ρ +=ρ+(2-28)如圖2-9所示：圖2-9 商選擇函數(shù)的 PD 圖表示Fig. 2-9 PD Diagram of Quotient Seletion顯然，相鄰的兩個(gè)選擇區(qū)間存在著重疊區(qū)域，重疊區(qū)域的大小由冗余因子ρ與除數(shù) x 決定。在重疊區(qū)域[Ll, Ul-1)內(nèi)，qk+1=l 或者 qk+1=l－1 都是正確的取值。所以，在迭代中無(wú)需知道每次 rR[ k]的準(zhǔn)確值，無(wú)需進(jìn)行全精度模式下的 (l ρ )x≤rR[k]與 (l ρ )x>rR[k]的比較操作。且重疊區(qū)間越大，比較操作中所需精度越小。所以，重疊區(qū)間的存在簡(jiǎn)化了商數(shù)字選擇函數(shù)的復(fù)雜性，從而提高了其運(yùn)算效率。有限精度模式下的商選擇函數(shù)

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本文編號(hào)：2755219