【摘要】： 浮點運算是高性能計算研究中的一個重要領域。為了滿足應用程序的需求,某些微處理器及高檔顯卡中,設計實現了超高精度浮點運算部件。 本文結合中國電子科技集團第五十八研究所預研項目中的FALU(浮點算術邏輯運算部件)的設計工作,從延遲、面積、結構復雜性等方面系統(tǒng)地研究了浮點算術邏輯運算的各個過程。由于浮點算術邏輯運算單元所實現的操作比較多,其核心為浮點加法器,需要在此基礎上充分利用浮點加法的各個功能模塊,完成其他功能,并達到時序要求,因此設計上較復雜。本文在研究了定點加法算法,浮點加法算法的基礎上,分析比較各種不同實現方法,選擇了基于LOP算法的浮點加法器,并在此基礎上,延伸了該浮點加法器的功能,設計了一個可以完成22種算術邏輯運算的40位浮點算術邏輯運算單元,所有的算術邏輯運算均在一個時鐘周期內完成。定點加法和前導0/1判斷并行運算,縮短了關鍵路徑;使其達到設計要求。驗證部分采用基于特征向量和大量隨機向量結合的驗證方法保證了設計的正確性;包含本FALU的DSP IP已通過軟件、硬件驗證。 本文設計的浮點算術邏輯單元,采用SMIC 0.18um工藝進行綜合,計算機的模擬結果顯示該FALU具有高速、低復雜度的良好性能。在1.8V工作電壓,Typical情況下的延時為6.7ns。
【學位授予單位】：江南大學
【學位級別】：碩士
【學位授予年份】：2008
【分類號】：TP332
【圖文】：

圖 3-1 半加器邏輯圖Fig. Half adder logic diagram器，增加了一個進位輸入信號 Ci器。其真值表如表 3-1。表 3-1 一位全加器真值表Tab.1-1 One bit full adder truth tablea b s 0 0 0 0 1 1 1 0 1 1 1 0 0 0 1 0 1 0

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本文編號：2755126