【摘要】： 浮點(diǎn)運(yùn)算是高性能計(jì)算研究中的一個(gè)重要領(lǐng)域。為了滿足應(yīng)用程序的需求,某些微處理器及高檔顯卡中,設(shè)計(jì)實(shí)現(xiàn)了超高精度浮點(diǎn)運(yùn)算部件。 本文結(jié)合中國電子科技集團(tuán)第五十八研究所預(yù)研項(xiàng)目中的FALU(浮點(diǎn)算術(shù)邏輯運(yùn)算部件)的設(shè)計(jì)工作,從延遲、面積、結(jié)構(gòu)復(fù)雜性等方面系統(tǒng)地研究了浮點(diǎn)算術(shù)邏輯運(yùn)算的各個(gè)過程。由于浮點(diǎn)算術(shù)邏輯運(yùn)算單元所實(shí)現(xiàn)的操作比較多,其核心為浮點(diǎn)加法器,需要在此基礎(chǔ)上充分利用浮點(diǎn)加法的各個(gè)功能模塊,完成其他功能,并達(dá)到時(shí)序要求,因此設(shè)計(jì)上較復(fù)雜。本文在研究了定點(diǎn)加法算法,浮點(diǎn)加法算法的基礎(chǔ)上,分析比較各種不同實(shí)現(xiàn)方法,選擇了基于LOP算法的浮點(diǎn)加法器,并在此基礎(chǔ)上,延伸了該浮點(diǎn)加法器的功能,設(shè)計(jì)了一個(gè)可以完成22種算術(shù)邏輯運(yùn)算的40位浮點(diǎn)算術(shù)邏輯運(yùn)算單元,所有的算術(shù)邏輯運(yùn)算均在一個(gè)時(shí)鐘周期內(nèi)完成。定點(diǎn)加法和前導(dǎo)0/1判斷并行運(yùn)算,縮短了關(guān)鍵路徑;使其達(dá)到設(shè)計(jì)要求。驗(yàn)證部分采用基于特征向量和大量隨機(jī)向量結(jié)合的驗(yàn)證方法保證了設(shè)計(jì)的正確性;包含本FALU的DSP IP已通過軟件、硬件驗(yàn)證。 本文設(shè)計(jì)的浮點(diǎn)算術(shù)邏輯單元,采用SMIC 0.18um工藝進(jìn)行綜合,計(jì)算機(jī)的模擬結(jié)果顯示該FALU具有高速、低復(fù)雜度的良好性能。在1.8V工作電壓,Typical情況下的延時(shí)為6.7ns。
【學(xué)位授予單位】：江南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2008
【分類號(hào)】：TP332
【圖文】：

圖 3-1 半加器邏輯圖Fig. Half adder logic diagram器，增加了一個(gè)進(jìn)位輸入信號(hào) Ci器。其真值表如表 3-1。表 3-1 一位全加器真值表Tab.1-1 One bit full adder truth tablea b s 0 0 0 0 1 1 1 0 1 1 1 0 0 0 1 0 1 0

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本文編號(hào)：2755126