【摘要】：隨著微處理器硬件規(guī)模和復(fù)雜度的增長,功能測(cè)試已成為設(shè)計(jì)流程的瓶頸。指令集體系結(jié)構(gòu)劃分了整個(gè)計(jì)算機(jī)系統(tǒng)的軟件和硬件,是處理器的核心,指令集的測(cè)試自然也成為微處理器驗(yàn)證最重要的一部分。RISC作為目前處理器架構(gòu)的主流技術(shù),其指令集測(cè)試已成為處理器設(shè)計(jì)的主要耗時(shí)階段之一。因此針對(duì)RISC指令集自動(dòng)化測(cè)試系統(tǒng)的研究對(duì)提高處理器開發(fā)效率、縮減開發(fā)周期具有重要意義。在深入研究RISC指令集結(jié)構(gòu)和已有自動(dòng)化測(cè)試方法的基礎(chǔ)之上,結(jié)合自研處理器核自身特點(diǎn),建立RISC指令集自動(dòng)化測(cè)試系統(tǒng)。該系統(tǒng)主要包括測(cè)試規(guī)劃自動(dòng)生成、測(cè)試用例自動(dòng)生成、靜態(tài)編譯、測(cè)試報(bào)告自動(dòng)生成四個(gè)部分。根據(jù)自研RISC處理器核的需求、指令集特點(diǎn),采用等價(jià)類劃分和邊界值分析的方法提取參數(shù)約束條件,進(jìn)一步規(guī)劃測(cè)試點(diǎn),最終實(shí)現(xiàn)指令集測(cè)試規(guī)劃的自動(dòng)生成。測(cè)試規(guī)劃自動(dòng)生成模塊不僅提高了測(cè)試的完備性而且避免了不少人為因素產(chǎn)生的錯(cuò)誤。測(cè)試用例自動(dòng)生成模塊通過分析測(cè)試用例,規(guī)范測(cè)試用例組成結(jié)構(gòu),將一個(gè)完整的測(cè)試用例劃分成多個(gè)規(guī)范的測(cè)試點(diǎn)。將單獨(dú)一個(gè)測(cè)試點(diǎn)又歸納成數(shù)據(jù)準(zhǔn)備、待測(cè)指令、結(jié)果對(duì)比三個(gè)模塊。分模塊生成測(cè)試點(diǎn),最終由多個(gè)測(cè)試點(diǎn)構(gòu)成一個(gè)完整的測(cè)試用例。測(cè)試用例自動(dòng)生成模塊主要規(guī)范了測(cè)試用例,減少了測(cè)試人員編寫測(cè)試代碼的工作量,避免手工編寫產(chǎn)生的不必要的錯(cuò)誤。測(cè)試用例生成之后需要編譯得到處理器可以識(shí)別的二進(jìn)制代碼,因此靜態(tài)編譯模塊的主要功能是將匯編代碼轉(zhuǎn)換成二進(jìn)制形式。此外還包括代碼格式檢查、代碼行數(shù)統(tǒng)計(jì)的功能。測(cè)試報(bào)告生成模塊分別讀取測(cè)試平臺(tái)輸出結(jié)果文件和預(yù)期值文件做對(duì)比,完成測(cè)試報(bào)告。這一模塊能夠直接定位出錯(cuò)位置,完全規(guī)避了人工對(duì)比波形數(shù)據(jù)的過程,對(duì)于提高測(cè)試效率有明顯的效果。本文利用搭建的自動(dòng)化測(cè)試系統(tǒng)完成了單指令測(cè)試和指令相關(guān)性測(cè)試,分析了自動(dòng)化測(cè)試系統(tǒng)的效率和測(cè)試用例的完備性。傳統(tǒng)測(cè)試方法完成一版邏輯測(cè)試最少需要一周時(shí)間,而自動(dòng)化測(cè)試系統(tǒng)只需要1~2天就可以完成一版邏輯測(cè)試。測(cè)試點(diǎn)覆蓋的完備性相對(duì)傳統(tǒng)測(cè)試方式提高了20%~30%甚至更高。該系統(tǒng)在保證測(cè)試效率的前提下,可以有效地提高測(cè)試點(diǎn)的完備性。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TP332
【圖文】：

西安電子科技大學(xué)碩士學(xué)位論文3.3.5 測(cè)試結(jié)果對(duì)比模塊分析（1）傳統(tǒng)測(cè)試結(jié)果分析方法傳統(tǒng)的指令集測(cè)試結(jié)果分析需要測(cè)試人員熟知測(cè)試項(xiàng)跑出來的值，并能夠與仿真波形一一對(duì)應(yīng)起來，逐個(gè)進(jìn)行核對(duì)。如圖 3.8 所示，這是一個(gè) ADD 指令測(cè)試項(xiàng)的輸出結(jié)果，其中包括 34 個(gè)測(cè)試點(diǎn)。測(cè)試結(jié)果分析需要將波形展開根據(jù)每個(gè)測(cè)試點(diǎn)的預(yù)期輸出與實(shí)測(cè)值進(jìn)行對(duì)比，最后手動(dòng)填寫測(cè)試報(bào)告。

在測(cè)試結(jié)果分析時(shí)只需要查看該寄存器最后的值是否正確，如果出錯(cuò)，哪一位出現(xiàn)錯(cuò)誤能準(zhǔn)確定位分析。圖3.9 自動(dòng)化測(cè)試輸出波形圖由于指令集測(cè)試過程中測(cè)試項(xiàng)眾多，面向測(cè)試代碼的自動(dòng)化手段只是縮短了單個(gè)測(cè)試項(xiàng)的分析時(shí)間，最終的測(cè)試報(bào)告需要將所有指令的測(cè)試結(jié)果進(jìn)行統(tǒng)計(jì)。在指令集

所以顯示 0x3E 地址的值是 0x3，0x3F 地址的值是 0xFFFFFFFF，一共 34 個(gè)測(cè)試點(diǎn)存到了兩個(gè)地址中。圖3.10 自動(dòng)化測(cè)試輸出結(jié)果內(nèi)存顯示3.4 本章小結(jié)本章首先研究了處理器核的主要結(jié)構(gòu)及其指令系統(tǒng)的特點(diǎn)，其次分析了指令集測(cè)試的流程，規(guī)劃需要實(shí)現(xiàn)自動(dòng)化的主要環(huán)節(jié)。最后詳細(xì)闡述了指令集自動(dòng)化測(cè)試系統(tǒng)的設(shè)計(jì)思路，主要包括測(cè)試規(guī)劃、測(cè)試用例、測(cè)試報(bào)告等幾個(gè)模塊的設(shè)計(jì)需求。為下一步自動(dòng)化測(cè)試系統(tǒng)的軟件設(shè)計(jì)實(shí)現(xiàn)提供了理論基礎(chǔ)。

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本文編號(hào)：2751085